網(wǎng)絡(luò)處理器中的混合加解密電路模塊設(shè)計.pdf

1、近年來，隨著云計算、移動互聯(lián)網(wǎng)和物聯(lián)網(wǎng)等通訊技術(shù)的快速發(fā)展，網(wǎng)絡(luò)通訊數(shù)據(jù)量呈爆發(fā)式增長，網(wǎng)絡(luò)安全問題也日益凸顯。針對多種網(wǎng)絡(luò)安全協(xié)議設(shè)計的高速網(wǎng)絡(luò)處理器滿足了高速安全通信網(wǎng)的需求。混合密碼體制結(jié)合了公鑰密碼算法和對稱密碼算法的優(yōu)點，并已被應(yīng)用于多種重要網(wǎng)絡(luò)安全協(xié)議中。本文針對網(wǎng)絡(luò)處理器的應(yīng)用環(huán)境，設(shè)計了基于對稱密碼算法高級加密標(biāo)準(zhǔn)(Advanced Encryption Standard，AES)和公鑰密碼算法RSA(Rivest Sh

2、amir Adleman)的混合加解密模塊。
　　本文首先分析了混合加解密體制，得出AES和RSA混合密碼算法中AES密鑰擴(kuò)展、AES加解密和RSA加解密三種運算可以分時完成，這有利于對三種運算進(jìn)行邏輯復(fù)用。然后，總結(jié)歸納了AES和RSA兩種算法電路的相似邏輯，設(shè)計了可配置運算單元，其內(nèi)部包含可配置的乘法、加法、S盒替代、移位以及互聯(lián)網(wǎng)絡(luò)等運算子單元。通過配置各運算子單元，可以在同一套電路中實現(xiàn)AES密鑰擴(kuò)展、AES加解密和RSA

3、加解密的運算，從而節(jié)約了電路面積。同時，在運算單元外部搭建單獨針對AES密鑰擴(kuò)展、AES加解密和RSA加解密三種模式的專用控制電路，使得模式切換比較快捷。
　　本文完成了混合加解密模塊的寄存器傳輸級(Register Transfer Level，RTL)電路代碼設(shè)計，并搭建仿真測試平臺進(jìn)行功能仿真，然后使用現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)平臺對設(shè)計的電路進(jìn)行了板級驗證，證明