網(wǎng)絡(luò)處理器中的路由交換硬件設(shè)計(jì).pdf

1、隨著網(wǎng)絡(luò)業(yè)務(wù)和數(shù)據(jù)流量的爆發(fā)性增長(zhǎng)，基于共享總線的多核網(wǎng)絡(luò)處理器面臨處理性能不足的窘境，在高性能處理器設(shè)計(jì)領(lǐng)域中，共享總線技術(shù)逐漸被可擴(kuò)展更多節(jié)點(diǎn)的路由交換技術(shù)取代。目前，路由交換技術(shù)僅考慮在通用多核處理器場(chǎng)合的應(yīng)用，其在吞吐、延遲、亂序等關(guān)鍵參數(shù)上，并不適用于追求高性能網(wǎng)絡(luò)處理器的處理核心互聯(lián)。在國(guó)家核高基項(xiàng)目“XXX協(xié)議處理器”支撐下，本文提出一種具有高吞吐、低延遲、支持亂序特性的路由交換架構(gòu)片上網(wǎng)絡(luò)(Multi-Network-P

2、rocessor Network on Clup,MNP-NoC)。
　　本文首先分析了基于路由交換架構(gòu)的多核網(wǎng)絡(luò)處理器架構(gòu)，包括其處理的任務(wù)特性和整體系統(tǒng)架構(gòu)。其次，設(shè)計(jì)了MNP-NoC的方案，其關(guān)鍵在于路由器結(jié)構(gòu)設(shè)計(jì)和流量調(diào)度算法設(shè)計(jì)，該部分是降低交換網(wǎng)絡(luò)線頭阻塞概率的核心技術(shù)。然后，采用硬件電路設(shè)計(jì)了MNP-NoC方案，該過(guò)程重點(diǎn)是多鏈路拓?fù)浣Y(jié)構(gòu)、路由器和流量調(diào)度算法的電路設(shè)計(jì)。最后，采用高級(jí)驗(yàn)證方法學(xué)UVM（Univers

3、al Verification Methodology）搭建了驗(yàn)證平臺(tái)，對(duì)本文設(shè)計(jì)進(jìn)行功能驗(yàn)證和性能評(píng)估，并完成了FPGA(Field Programmable Gate Array)硬件電路設(shè)計(jì)。
　　本文主要貢獻(xiàn)是:1）設(shè)計(jì)以三級(jí)緩存、兩級(jí)調(diào)度為核心的路由器結(jié)構(gòu);2）設(shè)計(jì)在路由器上部署的目的通道輪轉(zhuǎn)算法。該算法結(jié)合路由器結(jié)構(gòu)的特點(diǎn)，通過(guò)對(duì)數(shù)據(jù)包重排序和負(fù)載路徑均衡，提高了交換結(jié)構(gòu)轉(zhuǎn)發(fā)性能。實(shí)驗(yàn)表明，MNP-NoC相比典型的3D