網絡處理器中的流量整形電路模塊設計.pdf_第1頁
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文檔簡介

1、隨著網絡業(yè)務和數據流量的迅速增長,網絡中的低速鏈路無法應對高速數據流的突發(fā),造成網絡傳輸性能下降,最終導致網絡的擁塞。網絡處理器中的流量整形技術通過限制流量突發(fā),提高網絡服務質量(Qualy of Service,QoS),以減緩網絡擁塞。傳統(tǒng)的多令牌桶結構流量整形方案無法共享剩余帶寬,導致帶寬利用率不高。在參與國家核高基項目“XXX網絡處理器”項目研究下,本文提出—種用戶可配置的流量整形方案,通過共享剩余帶寬,提高帶寬利用率。

2、  本文首先對比分析了網絡處理器中流量整形相關技術,主要包括流量分類方法、流量限速算法和隊列仲裁算法;其次對傳統(tǒng)的流量整形方案以及隊列仲裁算法提出改進,并完成流量整形子模塊方案設計;通過硬件描述語言(Hardware Description Language,HDL)設計了流量整形電路,包括流量分類模塊、流量限速模塊、隊列仲裁模塊、共享令牌分配模塊和用戶配置模塊。最后,對本文設計進行寄存器傳輸級(Register Transfer Le

3、vel,RTL)電路功能仿真驗證、完成現場可編程門陣列(Field Programmable Gate Array,FPGA)驗證和邏輯綜合。
  本文提出一種可配置的共享帶寬流量整形方案,該方案通過收集剩余帶寬并共享給需要帶寬的突發(fā)業(yè)務,提高了網絡資源利用率。實驗表明,本設計能夠在千兆帶寬環(huán)境下限制突發(fā)業(yè)務流量速度,并且在該環(huán)境下平均整形誤差不超過0.19%;SMIC65nm工藝庫下綜合時鐘頻率達到300MHz;在突發(fā)流量總帶寬

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