網(wǎng)絡(luò)處理器中的流量整形電路模塊設(shè)計(jì).pdf

1、隨著網(wǎng)絡(luò)業(yè)務(wù)和數(shù)據(jù)流量的迅速增長(zhǎng)，網(wǎng)絡(luò)中的低速鏈路無(wú)法應(yīng)對(duì)高速數(shù)據(jù)流的突發(fā)，造成網(wǎng)絡(luò)傳輸性能下降，最終導(dǎo)致網(wǎng)絡(luò)的擁塞。網(wǎng)絡(luò)處理器中的流量整形技術(shù)通過(guò)限制流量突發(fā)，提高網(wǎng)絡(luò)服務(wù)質(zhì)量(Qualy of Service，QoS)，以減緩網(wǎng)絡(luò)擁塞。傳統(tǒng)的多令牌桶結(jié)構(gòu)流量整形方案無(wú)法共享剩余帶寬，導(dǎo)致帶寬利用率不高。在參與國(guó)家核高基項(xiàng)目“XXX網(wǎng)絡(luò)處理器”項(xiàng)目研究下，本文提出—種用戶可配置的流量整形方案，通過(guò)共享剩余帶寬，提高帶寬利用率。

2、　　本文首先對(duì)比分析了網(wǎng)絡(luò)處理器中流量整形相關(guān)技術(shù)，主要包括流量分類方法、流量限速算法和隊(duì)列仲裁算法;其次對(duì)傳統(tǒng)的流量整形方案以及隊(duì)列仲裁算法提出改進(jìn)，并完成流量整形子模塊方案設(shè)計(jì);通過(guò)硬件描述語(yǔ)言(Hardware Description Language，HDL)設(shè)計(jì)了流量整形電路，包括流量分類模塊、流量限速模塊、隊(duì)列仲裁模塊、共享令牌分配模塊和用戶配置模塊。最后，對(duì)本文設(shè)計(jì)進(jìn)行寄存器傳輸級(jí)(Register Transfer Le

3、vel，RTL)電路功能仿真驗(yàn)證、完成現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array,FPGA)驗(yàn)證和邏輯綜合。
　　本文提出一種可配置的共享帶寬流量整形方案，該方案通過(guò)收集剩余帶寬并共享給需要帶寬的突發(fā)業(yè)務(wù)，提高了網(wǎng)絡(luò)資源利用率。實(shí)驗(yàn)表明，本設(shè)計(jì)能夠在千兆帶寬環(huán)境下限制突發(fā)業(yè)務(wù)流量速度，并且在該環(huán)境下平均整形誤差不超過(guò)0.19％;SMIC65nm工藝庫(kù)下綜合時(shí)鐘頻率達(dá)到300MHz;在突發(fā)流量總帶寬