網(wǎng)絡(luò)處理器系統(tǒng)中SDRAM控制器電路設(shè)計(jì)與仲裁優(yōu)化研究.pdf

1、慢速內(nèi)存訪問(wèn)成為提升網(wǎng)絡(luò)處理器系統(tǒng)性能的重要瓶頸之一，因此SDRAM控制器性能的高低對(duì)整個(gè)網(wǎng)絡(luò)處理器系統(tǒng)至關(guān)重要。本文的設(shè)計(jì)思路將SDRAM控制器設(shè)計(jì)劃分為兩個(gè)階段：
　　 第一階段：?jiǎn)魏颂幚眢w系結(jié)構(gòu)中SDRAM控制器的實(shí)現(xiàn)；功能上保證片外SDRAM能夠正確響應(yīng)來(lái)自單個(gè)主機(jī)的初始化、讀、寫、突發(fā)式讀寫、刷新、預(yù)充電、掩碼等操作。
　　 第二階段：多核共享體系結(jié)構(gòu)中SDRAM控制器的實(shí)現(xiàn)；本文采用異步FIFO結(jié)構(gòu)實(shí)現(xiàn)對(duì)各個(gè)

2、多處理器發(fā)送指令的存儲(chǔ)；同時(shí)基于順序機(jī)制、輪循機(jī)制兩種仲裁策略，準(zhǔn)確及時(shí)地實(shí)現(xiàn)多個(gè)主設(shè)備的訪問(wèn)請(qǐng)求；最后采用行列地址寬度可配置技術(shù)實(shí)現(xiàn)SDRAM控制器的通用性。
　　 接著考慮到仲裁算法對(duì)整個(gè)系統(tǒng)性能的影響，本文采用一種可提高內(nèi)存訪問(wèn)性能的優(yōu)先級(jí)分層仲裁策略，并通過(guò)隱藏Bank預(yù)充電時(shí)延提高內(nèi)存訪問(wèn)效率。
　　 論文完成了多核共享內(nèi)存的SDRAM控制器設(shè)計(jì)和各模塊的硬件語(yǔ)言描述，完成了模塊級(jí)和系統(tǒng)級(jí)的功能仿真，并在FPG