網(wǎng)絡(luò)處理器中多核共享QDR SRAM控制器的研究與設(shè)計(jì).pdf

1、隨著互聯(lián)網(wǎng)從低增長(zhǎng)率語言傳輸流轉(zhuǎn)向需求更高數(shù)據(jù)流，網(wǎng)絡(luò)對(duì)核心交換機(jī)/路由器要求也與日俱增。主干網(wǎng)核心路由器帶寬已達(dá)到OC-768(40Gbps)?，F(xiàn)代網(wǎng)絡(luò)處理器廣泛采用并行多核處理器架構(gòu)。在該架構(gòu)中，多個(gè)處理器對(duì)存儲(chǔ)器實(shí)行共享的方式，隨著網(wǎng)絡(luò)處理器工作頻率以及并行度的提高，對(duì)存儲(chǔ)器的帶寬以及訪問速度的要求也越來越高，基于雙沿觸發(fā)的QDR SRAM以其高帶寬，低延時(shí)，讀寫同時(shí)進(jìn)行，成為網(wǎng)絡(luò)處理器中高速存儲(chǔ)器的首選。
　　 本文針對(duì)

2、多核處理器共享存儲(chǔ)片上系統(tǒng)結(jié)構(gòu)，設(shè)計(jì)了一個(gè)共享存儲(chǔ)控制器方案，能夠控制多個(gè)片上處理器完成對(duì)高速ODR SRAM存儲(chǔ)器的訪問。
　　 網(wǎng)絡(luò)處理器中，需要對(duì)多種指令進(jìn)行優(yōu)先級(jí)排隊(duì)，由于QDR SRAM可以同時(shí)進(jìn)行讀寫，因此互不影響的一條讀指令和一條寫指令是可以同時(shí)進(jìn)行的，為了充分利用QDR SRAM的帶寬，本文進(jìn)行了多核共享存儲(chǔ)控制器的優(yōu)先級(jí)訪存指令緩沖隊(duì)列的設(shè)計(jì)，結(jié)合指令優(yōu)先級(jí)以及對(duì)QDR SRAM的讀寫情況來對(duì)指令進(jìn)行分類緩存，