網(wǎng)絡(luò)處理器中處理單元的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著網(wǎng)絡(luò)帶寬的增長(zhǎng)以及各種應(yīng)用不斷涌現(xiàn)，網(wǎng)絡(luò)處理器(Network Processor)作為一種采用并行可編程結(jié)構(gòu)的解決方案，能夠同時(shí)提供高性能和可編程能力，得到了越來(lái)越多的重視和應(yīng)用。網(wǎng)絡(luò)處理器通常采用多個(gè)同時(shí)運(yùn)行的可編程的處理單元(Processing Element，PE)來(lái)取得極高的吞吐率和擴(kuò)展升級(jí)能力。處理單元的微結(jié)構(gòu)以及它們的拓?fù)浣M織決定了網(wǎng)絡(luò)處理器的性能，同時(shí)也很大程度上決定了網(wǎng)絡(luò)處理器的編程模型。本文主要研究了網(wǎng)絡(luò)處理器

2、中處理單元的設(shè)計(jì)和實(shí)現(xiàn)。通過(guò)對(duì)當(dāng)前網(wǎng)絡(luò)應(yīng)用進(jìn)行分析，針對(duì)網(wǎng)絡(luò)應(yīng)用的特征和硬件資源的約束選擇了多個(gè)處理單元進(jìn)行并行多處理的拓?fù)浣Y(jié)構(gòu)，設(shè)計(jì)了簡(jiǎn)潔的處理單元，并采用ASIP(Application Specific InstructionProcessor，專用指令集處理器)流程進(jìn)行了原型實(shí)現(xiàn)和驗(yàn)證。同時(shí)對(duì)FPGA(FieldProgrammable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列)以及ASIC(Application Specifi

3、c IntegratedCircuits，專用集成電路)實(shí)現(xiàn)的硬件開(kāi)銷進(jìn)行了分析。最后采用部分針對(duì)網(wǎng)絡(luò)處理器的測(cè)試基準(zhǔn)程序進(jìn)行了初步的性能評(píng)估。 本文設(shè)計(jì)的處理單元有以下技術(shù)特點(diǎn)：1)采用了MIPS I(Microprocessor withoutInterlocked Pipeline Stages，無(wú)互鎖流水級(jí)微處理器)指令集，針對(duì)網(wǎng)絡(luò)處理需求進(jìn)行了裁剪，削減了部分硬件開(kāi)銷較大的算術(shù)邏輯運(yùn)算指令以及功能部件，保持了處理單元的

4、簡(jiǎn)潔；2)設(shè)計(jì)了類似于MIPS R2000／3000的5級(jí)流水結(jié)構(gòu)，實(shí)現(xiàn)了流水級(jí)互鎖以及氣泡擠壓等功能，方便了對(duì)長(zhǎng)延遲操作進(jìn)行擴(kuò)展支持；3)提出了一種共享指令存貯機(jī)制，由多個(gè)處理單元共享全局多體交叉?zhèn)味喽丝诤途植侩p端口，降低了沖突的概率，提高了取指帶寬：4)加入了和MAC(MediaAccess Controller)控制器、共享存貯池、ScratchPad等部件的接口，增加了和其它處理單元進(jìn)行通信同步的機(jī)制。 采用Vefilo

5、g HDL完成RTL(RegisterTransfer Level，寄存器傳輸級(jí))設(shè)計(jì)之后，我們采用FPGA進(jìn)行了原型驗(yàn)證。單個(gè)處理單元在Xilinx的2VP30平臺(tái)上占用1680個(gè)4輸入LUT(Look-Up Table，查找表)，運(yùn)行頻率為86.8 MHz：采用4個(gè)處理單元構(gòu)成的網(wǎng)絡(luò)處理器原型占用300萬(wàn)系統(tǒng)門(mén)的FPGA上90％的邏輯資源，運(yùn)行頻率可達(dá)66.7 MHz。同時(shí)我們還對(duì)ASIC實(shí)現(xiàn)的開(kāi)銷進(jìn)行了初步評(píng)估，采用IJMC.18