高性能DSP后端設(shè)計的功耗優(yōu)化方法研究.pdf

1、隨著電路高度集成，單位面積上晶體管數(shù)量呈指數(shù)上升，先進工藝帶來的功耗問題日益嚴重，芯片功耗成為設(shè)計師考慮的重要因素。在后端設(shè)計中，物理單元和互連線不同于RTL階段的邏輯設(shè)計，增加的功耗使設(shè)計難以滿足要求。文章結(jié)合FT-MX芯片，從設(shè)計方法、模塊布局、時鐘結(jié)構(gòu)和單元使用等方面研究了降低功耗的方法。
　　FT-MX芯片采用層次化設(shè)計，將頂層劃分為十個外設(shè)模塊。外設(shè)模塊中存儲器的設(shè)計直接影響芯片性能和功耗。針對存儲器性能低、功耗大的問題

2、，文章定制了一款8T結(jié)構(gòu)的小容量SRAM，對時鐘電路進行優(yōu)化消除了輸出毛刺，并對比了時序和功耗。與之前的存儲器對比，本文使用的存儲器面積減小了50％，功耗降低了45%，時序也有所改善。
　　在物理設(shè)計中，局部密度大、布線資源不足會增加功耗，最大跳變和最大線電容的限制也會增加設(shè)計功耗，最小開銷收斂設(shè)計是后端工程師的目標。
　　文章分階段研究了物理設(shè)計中功耗增加的來源，提出以下四種優(yōu)化方法：第一，針對單元布局不合理增加的功耗，文

3、章使用了觸發(fā)器合并的方法。該方法將觸發(fā)器的坐標提取并重新擺放,引導(dǎo)相關(guān)組合邏輯的擺放,對觸發(fā)器分組做時鐘樹減小時鐘繞線。通過此方法，設(shè)計面積降低了2.7%，時鐘偏差減小了73皮秒，功耗降低了3%。第二，針對時鐘樹結(jié)構(gòu)不合理增加的功耗，文章使用了分階段生成時鐘樹的方法。該方法將選擇器扇出的寄存器和門控時鐘分階段做時鐘樹，并對長時鐘做位置調(diào)整減小時鐘線長。通過此方法，單元面積減少了4.2%，設(shè)計功耗降低了6.3%，時鐘偏差減小加速了設(shè)計收斂