2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題(含答案詳解+作文范文)_第1頁(yè)
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1、隨著電路高度集成,單位面積上晶體管數(shù)量呈指數(shù)上升,先進(jìn)工藝帶來的功耗問題日益嚴(yán)重,芯片功耗成為設(shè)計(jì)師考慮的重要因素。在后端設(shè)計(jì)中,物理單元和互連線不同于RTL階段的邏輯設(shè)計(jì),增加的功耗使設(shè)計(jì)難以滿足要求。文章結(jié)合FT-MX芯片,從設(shè)計(jì)方法、模塊布局、時(shí)鐘結(jié)構(gòu)和單元使用等方面研究了降低功耗的方法。
  FT-MX芯片采用層次化設(shè)計(jì),將頂層劃分為十個(gè)外設(shè)模塊。外設(shè)模塊中存儲(chǔ)器的設(shè)計(jì)直接影響芯片性能和功耗。針對(duì)存儲(chǔ)器性能低、功耗大的問題

2、,文章定制了一款8T結(jié)構(gòu)的小容量SRAM,對(duì)時(shí)鐘電路進(jìn)行優(yōu)化消除了輸出毛刺,并對(duì)比了時(shí)序和功耗。與之前的存儲(chǔ)器對(duì)比,本文使用的存儲(chǔ)器面積減小了50%,功耗降低了45%,時(shí)序也有所改善。
  在物理設(shè)計(jì)中,局部密度大、布線資源不足會(huì)增加功耗,最大跳變和最大線電容的限制也會(huì)增加設(shè)計(jì)功耗,最小開銷收斂設(shè)計(jì)是后端工程師的目標(biāo)。
  文章分階段研究了物理設(shè)計(jì)中功耗增加的來源,提出以下四種優(yōu)化方法:第一,針對(duì)單元布局不合理增加的功耗,文

3、章使用了觸發(fā)器合并的方法。該方法將觸發(fā)器的坐標(biāo)提取并重新擺放,引導(dǎo)相關(guān)組合邏輯的擺放,對(duì)觸發(fā)器分組做時(shí)鐘樹減小時(shí)鐘繞線。通過此方法,設(shè)計(jì)面積降低了2.7%,時(shí)鐘偏差減小了73皮秒,功耗降低了3%。第二,針對(duì)時(shí)鐘樹結(jié)構(gòu)不合理增加的功耗,文章使用了分階段生成時(shí)鐘樹的方法。該方法將選擇器扇出的寄存器和門控時(shí)鐘分階段做時(shí)鐘樹,并對(duì)長(zhǎng)時(shí)鐘做位置調(diào)整減小時(shí)鐘線長(zhǎng)。通過此方法,單元面積減少了4.2%,設(shè)計(jì)功耗降低了6.3%,時(shí)鐘偏差減小加速了設(shè)計(jì)收斂

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