流水線ADC數(shù)字后臺校準方法研究.pdf

1、現(xiàn)代電子技術(shù)的進步帶動了對高性能模數(shù)轉(zhuǎn)換器的需求。與其它結(jié)構(gòu)模數(shù)轉(zhuǎn)換器相比，流水線ADC在速度、精度、功耗等方面具有獨特的優(yōu)勢，是近年來模數(shù)轉(zhuǎn)換器設(shè)計研究領(lǐng)域的重點之一。為進一步提高流水線ADC的性能，在傳統(tǒng)模擬電路設(shè)計因CMOS工藝進步而逐漸遭遇瓶頸的情況下，利用數(shù)字校準技術(shù)輔助模擬電路設(shè)計正成為流水線ADC研究與設(shè)計的趨勢。數(shù)字后臺校準技術(shù)可以在不打斷流水線ADC正常轉(zhuǎn)換工作的情況下，及時動態(tài)地校準流水線ADC的誤差，提高流水線AD

2、C的性能指標。
　　本文基于8位流水線ADC設(shè)計，分析了各類影響流水線ADC性能的誤差參數(shù)，并針對最為重要的電容失配與運放有限增益引起的誤差，提出了一種數(shù)字后臺校準方案。該方案通過向被校準流水線級的MDAC電路注入PN序列，計算由上述兩者引起的級間增益誤差，修正該級數(shù)字量輸出，以此來校準流水線ADC的線性及非線性誤差，并通過反饋補償?shù)姆绞降窒艘隤N序列帶來的額外影響。該方案經(jīng)過Simulink建模驗證，仿真結(jié)果表明，應(yīng)用校準方

3、案后的流水線ADC信噪失真比提高了4dB，無雜散動態(tài)范圍提高了21dB。
　　經(jīng)驗證的校準方案最終通過數(shù)字集成電路實現(xiàn)。采用SMIC0.18μm1P6M工藝，完成了RTL級代碼編寫、功能仿真、FPGA驗證、邏輯綜合、靜態(tài)時序分析、形式驗證、物理版圖設(shè)計及驗證等工作。最終得到的數(shù)字電路版圖工作頻率為25MHz，芯片面積約1.5*1.5mm2，功耗小于9mW。
　　本文提出的數(shù)字后臺校準方案，達到了校準流水線ADC電容失配與運放