面向雙邏輯的低功耗單元庫技術(shù).pdf

1、在基于標(biāo)準(zhǔn)單元的設(shè)計模式中，標(biāo)準(zhǔn)單元庫貫穿于數(shù)字集成電路自動化設(shè)計的整個流程。標(biāo)準(zhǔn)單元庫作為數(shù)字集成電路設(shè)計的基礎(chǔ)，其性能的好壞對電路的設(shè)計有著直接的影響。隨著功耗成為集成電路設(shè)計者面臨的又一挑戰(zhàn)，設(shè)計低功耗的標(biāo)準(zhǔn)單元庫對降低集成電路的功耗有著重要的作用。目前所公開的標(biāo)準(zhǔn)單元庫大多是針對基于“與(AND)”、“或(OR)”、“非(INV)”運(yùn)算集的傳統(tǒng)布爾（Traditional Boolean，TB)邏輯實現(xiàn)電路設(shè)計的。事實上，數(shù)字集

2、成電路也可以采用基于“與/異或(AND/XOR)”的Reed-Muller(RM)邏輯來實現(xiàn)，邏輯綜合時也需要相應(yīng)的低功耗標(biāo)準(zhǔn)單元庫。這是由于研究表明，統(tǒng)計地說50％的電路采用 RM邏輯來實現(xiàn)，可在面積、功耗和速度方面得到明顯的改進(jìn)。事實上，大多數(shù)電路可以通過 TB邏輯和 RM邏輯一起設(shè)計實現(xiàn)，因此設(shè)計這兩種邏輯相結(jié)合的雙邏輯的低功耗標(biāo)準(zhǔn)單元庫，對于設(shè)計出功耗更低、性能更好的芯片具有積極的意義。本文根據(jù)課題的內(nèi)容可以分為下面幾個部分：<

3、br>　　1、研究與分析已發(fā)表的3輸入 AND/XOR門的優(yōu)缺點，基于傳輸門邏輯和混合 CMOS邏輯，設(shè)計了兩種低能耗的3輸入 AND/XOR門電路；
　　2、基于130nm CMOS工藝，對庫單元的版圖進(jìn)行全定制設(shè)計。為了節(jié)省更多的布線資源，標(biāo)準(zhǔn)單元設(shè)計只采用金屬一層；另一方面，設(shè)置垂直方向 PIN腳網(wǎng)格和水平方向 PIN腳網(wǎng)格的間距分別為0.41um和0.46um，高度統(tǒng)一為3.69um，寬度為水平方向 PIN腳網(wǎng)格間距的整數(shù)

4、倍；
　　3、布局布線庫的設(shè)計。采用 Cadence公司的Abstract generator軟件對單元版圖信息，特別是金屬層和PIN腳的信息進(jìn)行抽取；
　　4、時序庫的設(shè)計。采用 Liberty NCX調(diào)用 Hspice工具對單元的帶寄生參數(shù)的網(wǎng)表進(jìn)行仿真，并生成 liberty格式的時序庫。
　　在標(biāo)準(zhǔn)單元庫的各庫模型和文件設(shè)計完成后，分別對 RM 邏輯單元和各種庫文件進(jìn)行驗證。首先設(shè)計一個主要由 AND 門、XO