低抖動延遲鎖相環(huán)的研究.pdf

1、隨著集成電路的快速發(fā)展,用戶要求通信系統(tǒng)以更高速度和更遠距離實現(xiàn)數(shù)據(jù)傳輸,因此串行通信系統(tǒng)逐步取代傳統(tǒng)并行通信系統(tǒng)。FC-PI是一種高速串行光纖通信標準,SERDES作為其物理層,主要完成數(shù)據(jù)的串化與解串。DLL(Delay Locked Loop)在時序應(yīng)用中廣泛使用。而在本課題中DLL作為時鐘產(chǎn)生器,為相位插值結(jié)構(gòu)時鐘恢復(fù)電路(CDR)提供低抖動多相位時鐘,實現(xiàn)快速鎖定,并達到寬的鎖定范圍。
　　本課題基于標準SMIC0.13

2、μm MS/RF1P8M CMOS工藝,使用從頂層到底層、行為級到晶體管級的標準化設(shè)計流程,完成符合FC-PI協(xié)議指標的DLL的設(shè)計。電路設(shè)計實現(xiàn)后,從底層到頂層完成電路到環(huán)路的性能驗證。經(jīng)過對DLL中模塊電路以及環(huán)路參數(shù)的不斷優(yōu)化和驗證,最終完成低抖動DLL的設(shè)計。本課題的主要特點是:
　　1)低抖動。本課題結(jié)合John G. Maneatis的自偏置DLL,壓控延遲線(VCDL)中延時單元采用差分結(jié)構(gòu),其負載具有對稱的I-V特

3、性,同時尾電流管動態(tài)偏置,因此該延時單元具有非常高的電源噪聲抑制能力。在此基礎(chǔ)上,本課題對DLL輸入噪聲和各模塊噪聲及其傳遞函數(shù)進行分析,對環(huán)路參數(shù)進行優(yōu)化,實現(xiàn)了低抖動。
　　2)錯鎖保護電路和設(shè)計思路。針對本課題DLL的電路結(jié)構(gòu),本文提出一種結(jié)構(gòu)簡單的錯鎖保護電路,同時使用兩個電荷泵CP1和CP2控制環(huán)路濾波器,防止DLL出現(xiàn)諧波鎖定,錯鎖保護電路的啟動也加快了DLL鎖定。本文在電荷泵CP2中加入初始化電路,VBN過低啟動初始

4、化電路時,CP2放電電流變大,進一步加快DLL鎖定。就設(shè)計流程而言,本文提供一種設(shè)計思路確定DLL的環(huán)路參數(shù)。
　　3)本文補充了壓控延遲線噪聲的推導過程,并加入閃爍噪聲進行分析,得到本課題壓控延遲線的噪聲表達式,可以直觀地看出影響壓控延遲線噪聲的參數(shù)。
　　仿真結(jié)果表明:該設(shè)計的工作頻率范圍為625MHz~1.25GHz,隨機抖動的均方差值小于5.0e-3UI,確定性抖動小于0.04UI,鎖定時間小于4us,功耗小于8mW