基于CMOS工藝的低雜散低抖動鎖相環(huán)的研究與設計.pdf

1、近年來，隨著通信、計算機、消費電子等的快速發(fā)展，需要產生、傳輸和處理的數據量日益增加，所以，設計高速IO接口電路的挑戰(zhàn)也在日益增加，在高速IO接口電路的電氣連接系統(tǒng)中，鎖相環(huán)常用來提供發(fā)射端的發(fā)射時鐘，為了確保高速數據能準確地發(fā)送，發(fā)射時鐘需要高頻而且低雜散低抖動。本文分別研究了在整數分頻鎖相環(huán)和分數分頻鎖相環(huán)中如何實現低雜散和低抖動性能，并通過了理論分析和仿真驗證。
　　一個高性能的鎖相環(huán)中VCO的設計是關鍵。在VCO的設計中，

2、相位噪聲、功耗是它的關鍵指標。本文設計了一個低噪聲低功耗的VCO，并在180 nm CMOS工藝下進行了仿真驗證，輸出信號中心頻率為2.396 GHz時，由于采用了自開關偏置技術和退耦合電容，在10 kHz頻偏處的相位噪聲低達-71.94 dBc/Hz;由于體偏置技術的采用，其供電電壓低達0.5V。
　　為了滿足10Gbps SerDes中發(fā)射時鐘的應用需求，設計了一個多相位多頻率輸出的鎖相環(huán)，其采用QVCO作為振蕩器產生了4個等

3、相位間隔的5.15625 GHz時鐘，QVCO的輸出時鐘經過二分頻差分緩沖器后能實現8個等相位間隔的2.578125 GHz時鐘。此外，在電荷泵中采用負反饋結構降低了它的靜態(tài)電流失配，從而能得到較好的參考雜散。該鎖相環(huán)在40 nm CMOS工藝下實現并進行了后仿驗證。
　　為了實現鎖相環(huán)的低抖動和低雜散性能，設計了一個5.15625 GHz的亞采樣鎖相環(huán)，它采用QVCO產生4路等相位間隔的時鐘。為了實現低雜散，其使用差分緩沖器和互

4、補開關對減小了CP對雜散的惡化，使用Dummy采樣器和CML隔斷緩沖器進一步減小了QVCO對雜散的惡化。由于環(huán)路中沒有分頻器，則電荷泵和亞采樣相位探測器(SSPD)的噪聲不會增加N2倍，從而環(huán)路的抖動性能得到了改善。該SSPLL在40 nm CMOS工藝下實現并進行了仿真驗證。
　　在分數頻率鎖相環(huán)中，環(huán)路傳輸特性的非線性會導致∑△調制器的量化噪聲混疊，從而惡化環(huán)路的帶內噪聲。本文提出了一種低雜散線性化的技術:在電荷泵輸出端添加脈