三維嵌入式芯核測(cè)試外殼優(yōu)化方法.pdf

1、隨著集成電路工藝技術(shù)的發(fā)展，晶體管尺寸逐漸減小，互連線的延遲超過(guò)了邏輯門的延遲，成為提升系統(tǒng)性能的主要瓶頸，三維集成電路(Three-DimensionIntegrated Circuit,3D IC)能顯著減低互連線延遲和系統(tǒng)功耗，成為一種有效解決互連線問(wèn)題的方法。三維片上系統(tǒng)(Three-Dimension System-on-a-chip，3D SoC)結(jié)合了3D IC和片上系統(tǒng)(System-on-a-chip，SoC)的優(yōu)點(diǎn)，

2、逐漸成為集成電路領(lǐng)域的主流。3D SoC有粗粒度劃分和細(xì)粒度劃分兩種劃分方式。在粗粒度劃分中，3DSoC上的嵌入式芯核是按照二維的方法設(shè)計(jì);在細(xì)粒度劃分中，每個(gè)嵌入式芯核包含多層電路。細(xì)粒度劃分的3D SoC能有效的減少時(shí)間延遲并提升性能，但給三維測(cè)試外殼的設(shè)計(jì)帶來(lái)了很大困難。對(duì)測(cè)試外殼的設(shè)計(jì)直接決定了SoC的測(cè)試時(shí)間。本論文主要目的就是設(shè)計(jì)測(cè)試外殼的優(yōu)化方法來(lái)減少3D SoC的測(cè)試時(shí)間，主要?jiǎng)?chuàng)新點(diǎn)和貢獻(xiàn)如下:
　　1.提出在TS

3、Vs與測(cè)試襯墊數(shù)量限制下，總測(cè)試時(shí)間和硬件開(kāi)銷協(xié)同優(yōu)化的算法
　　本文提出了在硅通孔(Through-silicon-vias, TSVs)數(shù)量和測(cè)試襯墊(test pad)數(shù)量限制下，減少3D SoC綁定前后總測(cè)試時(shí)間的3DTWO(3D test wrapperoptimization)算法，該算法將每條綁定前的測(cè)試外殼掃描鏈作為一個(gè)整體，將其分配到各電路層和綁定后的測(cè)試外殼掃描鏈，以減少總的測(cè)試時(shí)間和硬件開(kāi)銷。同時(shí)平衡綁定前和

4、綁定后測(cè)試外殼掃描鏈，而不是分開(kāi)優(yōu)化綁定前和綁定后的測(cè)試外殼，這是本方法的一個(gè)特色。在ITC'02基準(zhǔn)電路上的實(shí)驗(yàn)結(jié)果表明，與文獻(xiàn)[24]的經(jīng)典算法相比，本方法極大的降低了SoC的總測(cè)試時(shí)間，并且所用的硬件開(kāi)銷也不多。
　　2.提出了在TSVs數(shù)量限制下的三維測(cè)試外殼優(yōu)化算法
　　本文基于BFD(Best Fit Decreasing)和遺傳算法(Genetic Algorithn，GA)，提出BGA(BFD and GA)

5、方法在TSVs數(shù)量的約束下優(yōu)化三維測(cè)試外殼，以減少三維嵌入式芯核總的測(cè)試時(shí)間。BGA方法首先利用BFD算法來(lái)平衡綁定前各條測(cè)試外殼掃描鏈，以減少綁定前測(cè)試時(shí)間，然后在綁定前測(cè)試外殼掃描鏈優(yōu)化好的基礎(chǔ)上，利用遺傳算法在TSVs數(shù)量的約束下來(lái)平衡綁定后的各條測(cè)試外殼掃描鏈，以減少綁定后的測(cè)試時(shí)間。并且BGA方法對(duì)綁定后測(cè)試外殼的優(yōu)化是在綁定前測(cè)試外殼優(yōu)化的基礎(chǔ)上，減少了掃描鏈重構(gòu)所需的硬件開(kāi)銷。在ITC'02基準(zhǔn)電路上的實(shí)驗(yàn)結(jié)果可知， BG

6、A方法使SoC的測(cè)試總時(shí)間稍微有所增加，但大幅度減少了硬件開(kāi)銷。
　　3.提出了減少3D SoC總測(cè)試時(shí)間的優(yōu)化算法
　　本文將減少3D SoC測(cè)試總時(shí)間為第一優(yōu)化目的，利用BFD和AL(AllocateLayer)算法將掃描元素分配到測(cè)試外殼掃描鏈和層上。此方法首先將三維嵌入式芯核的所有掃描元素投影到一個(gè)平面上，用BFD算法將掃描元素分配到各條測(cè)試外殼掃描鏈，以減少綁定后的測(cè)試時(shí)間。再用提出的AL算法將掃描元素分配到各層電