寬頻率范圍低抖動鎖相環(huán)設計.pdf

1、隨著集成電路飛速發(fā)展，電子產品日新月異的更新給集成電路的設計提出了高速換代的要求。而模擬集成電路設計要遵循各性能參數(shù)相互制約的關系，這使的某一個性能參數(shù)非常好的時候，另一個性能參數(shù)卻可能成為短板，所以同時適用于不同性能指標的模擬電路設計具有很大挑戰(zhàn)性。鎖相環(huán)作為模擬電路設計的一個典型代表，其在固定輸入輸出頻率時的低抖動要求較容易實現(xiàn)，但是當輸入或輸出頻率變化時，勢必會使某些固定的環(huán)路參數(shù)成為一個變化的量，使PLL系統(tǒng)成為一個動態(tài)系統(tǒng)，該

2、系統(tǒng)對不同頻率輸出點的抖動性能沒有一個很好的收斂性，所以寬輸入輸出頻率范圍的低抖動鎖相環(huán)設計是一個難點。
　　本文在40nm CMOS工藝下研究了寬輸入輸出頻率范圍鎖相環(huán)的低抖動實現(xiàn)，通過系統(tǒng)級，行為級、電路級和版圖級的全方位研究，得到影響鎖相環(huán)輸出抖動的三個主要因素：電源噪聲、壓控振蕩器控制電壓波動和抖動在整個輸出頻率范圍的不一致性。為了實現(xiàn)抖動在整個輸出頻率范圍的一致性，本文改進了常規(guī)的自適應帶寬鎖相環(huán)架構，通過理論推導，驗證

3、了該架構帶寬和阻尼因子隨參考頻率的的變化可以自適應。為了Vc電壓波動的抑制，本文從鎖相環(huán)行為級分析了鑒頻鑒相器和電荷泵的非理想因素，在此基礎上改進了鑒頻鑒相器和電荷泵的電路結構。驗證結果表明鎖相環(huán)在鎖定狀態(tài)下，本文采用的設計使壓控振蕩器控制信號上的峰峰值從2.1mV下降到0.13mV，下降了一個多數(shù)量級。為了抑制電源噪聲對鎖相環(huán)輸出抖動的影響，本文從鎖相環(huán)外部設計了低壓差穩(wěn)壓器，實現(xiàn)弱噪聲電源供電；然后對壓控振蕩器等模塊進行了高電源抑制