基于FPGA的100Gbps光傳輸數(shù)字信號處理器驗(yàn)證平臺設(shè)計.pdf

1、目前光纖通信中骨干網(wǎng)傳輸帶寬以每年50％以上的速度增長，而且100Gbps與40Gbps光模塊設(shè)備的成本差異遠(yuǎn)小于40Gbps與10Gbps光模塊設(shè)備，骨干傳輸網(wǎng)要求支持100Gbps傳輸?shù)暮袈曇苍絹碓綇?qiáng)烈，因此100Gbps是一個明確的發(fā)展方向。而100Gbps光模塊中，最重要的部分為DSP部分，在第一代具備硬判決能力的100Gbps DSP芯片中所包含的邏輯門電路數(shù)已超過了7000萬門，而對于最新的具備軟判決能力的100Gbps D

2、SP芯片，其中的門電路數(shù)甚至超過1億3000萬門，并采用差分模式進(jìn)行長光纖傳輸，每路最高可處理32Gbps速率的數(shù)據(jù)。如此高難度的芯片能否成功大規(guī)模主要取決于其性能、穩(wěn)定性以及魯棒性是否達(dá)到預(yù)期效果。而結(jié)合實(shí)際情況實(shí)現(xiàn)一套用于該芯片的驗(yàn)證測試平臺勢必成為關(guān)鍵問題。
　　由于芯片本身要求邏輯資源龐大，數(shù)據(jù)流量大，時鐘頻率高，若不做任何修改直接利用FPGA來進(jìn)行系統(tǒng)級驗(yàn)證，物料成本和人力成本將非常昂貴，并且ASIC與FPGA邏輯設(shè)計是

3、不同的，加上單片F(xiàn)PGA資源和高速接口的限制，ASIC芯片對應(yīng)的設(shè)計需要切割成多片F(xiàn)PGA用并行的方式實(shí)現(xiàn)，這將會增大代碼開發(fā)和維護(hù)難度，驗(yàn)證的難度也會增大。本文則參照真實(shí)系統(tǒng)，模仿真實(shí)的環(huán)境，通過降低符號速率但不改變實(shí)現(xiàn)芯片算法的方式，在FPGA上搭建整個系統(tǒng)的驗(yàn)證平臺，該平臺主要有兩部分組成，硬件單板和可調(diào)可測邏輯部分。該驗(yàn)證系統(tǒng)的數(shù)據(jù)來源于真實(shí)的信道，具備不同模式的調(diào)節(jié)功能。在驗(yàn)證工作中從芯片真實(shí)應(yīng)用場景出發(fā)，制訂了詳細(xì)的驗(yàn)證計劃

4、，并搭建高度可調(diào)可測的驗(yàn)證平臺，在驗(yàn)證平臺的自檢方面，使用真實(shí)信道的業(yè)務(wù)數(shù)據(jù)進(jìn)行檢驗(yàn)。該驗(yàn)證平臺最大的優(yōu)點(diǎn)在于高度支持多種模式不同環(huán)境的真實(shí)業(yè)務(wù)數(shù)據(jù)驗(yàn)證，并支持單獨(dú)子系統(tǒng)內(nèi)關(guān)鍵節(jié)點(diǎn)的可調(diào)可測，這樣可提高測試效率，并準(zhǔn)確定位問題。附帶的數(shù)字域內(nèi)環(huán)功能，可以保證驗(yàn)證平臺的準(zhǔn)確性，以期得到一個盡可能可靠的驗(yàn)證結(jié)果。
　　該平臺主要目的在于驗(yàn)證100Gbps DSP芯片的算法是否正確，如果發(fā)現(xiàn)問題，可利用該平臺及時獲取相關(guān)數(shù)據(jù)進(jìn)行分析并快

5、速有效的定位問題。利用該平臺分別驗(yàn)證了100Gbps DSP芯片的性能，穩(wěn)定性以及魯棒性。并將結(jié)果與算法理想仿真平臺結(jié)果進(jìn)行對比，性能要求差損在±0.5db。穩(wěn)定性則要求長時間拷機(jī)，看各個上報指數(shù)有無異常。魯棒性是通過人為模擬各種可能出現(xiàn)的異常情況，看能否在鏈路恢復(fù)正常后，整個系統(tǒng)在規(guī)定時間內(nèi)完全恢復(fù)正常。根據(jù)之前規(guī)劃好的實(shí)際用例驗(yàn)證，從該驗(yàn)證平臺得到的結(jié)果表明性能方面該DSP的算法真實(shí)性能與理想性能相差+0.3db。穩(wěn)定性方面在模擬最