基于Zynq的雷達信號處理器驗證平臺設計與實現.pdf

1、隨著半導體制造技術和制造工藝的飛速發(fā)展，集成電路已進入基于IP復用的SoC時代，設計人員將越來越多的功能集成到SoC中，隨著SoC的復雜度不斷提升和設計規(guī)模不斷增加，驗證的難度也隨之凸顯出來，驗證工作占據了SoC設計開發(fā)周期的50％～70％，已成為復雜SoC設計開發(fā)的瓶頸。由于驗證貫穿于芯片開發(fā)的整個流程，因此采用合理、高效的驗證方法和驗證技術對待驗證設計進行充分的驗證變得越來越重要。
　　脈沖多普勒(PD)雷達信號處理器作為雷達

2、系統(tǒng)的核心組成部分，它具有參數可配置、結構復雜、處理數據量大的特點，PD雷達信號處理器包括數字下變頻(DDC)模塊、脈沖壓縮(PC)模塊和動目標檢測(MTD)模塊三個關鍵IP核，如何高效的對其進行全面驗證成為一個難題。首先，本文對當前的SoC功能驗證方法進行了研究，深入研究了軟硬件協(xié)同驗證方法及其可執(zhí)行模型的處理器建模方式和IP模塊建模方式。然后，依據PD雷達信號處理器的系統(tǒng)結構和需要驗證的功能，結合Zynq系列開發(fā)板ARM+FPGA體

3、系結構的優(yōu)點，確定了本文軟硬件協(xié)同驗證平臺的建模方式：采用實際處理器芯片方式完成處理器建模，采用FPGA原型完成IP模塊建模。最后，根據驗證平臺建模方式，提出了基于Zynq的雷達信號處理器軟硬件協(xié)同驗證平臺的層次化設計方案，并基于Zedboard開發(fā)板對驗證平臺的應用層、系統(tǒng)層、驅動層、硬件接口層、DUV層進行了實現，其中，應用層、系統(tǒng)層和驅動層基于Zedboard處理器系統(tǒng)部分實現，硬件接口層、DUV層基于Zedboard可編程邏輯部

4、分實現。本驗證平臺為雷達信號處理器提供了一個易觀測、層次化、高效率的驗證環(huán)境。
　　本論文使用搭建的軟硬件協(xié)同驗證平臺對 PD雷達信號處理器關鍵 IP核和整體進行了功能驗證。首先，將DDC模塊添加到驗證平臺中并對其進行驗證，DDC模塊響應和其參考模型的標準結果相對誤差為10-4數量級。然后，對PC模塊和MTD模塊分別進行了功能驗證，不同點數配置模式下，PC模塊和MTD模塊響應和參考模型的標準結果相對誤差均為10-4數量級。最后，為