基于時(shí)分復(fù)用的PD雷達(dá)數(shù)字信號處理器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、數(shù)字雷達(dá)系統(tǒng)以其高精度、強(qiáng)抗干擾性、高穩(wěn)定性等特點(diǎn)成為了新一代雷達(dá)體系的發(fā)展方向，在軍事、民用方面都有著十分廣泛的應(yīng)用。傳統(tǒng)的基于FPGA+DSP平臺的雷達(dá)信號處理器，不能滿足彈載雷達(dá)低功耗、小型化的要求，同時(shí)所需的成本也比較高。隨著集成電路技術(shù)的不斷發(fā)展與進(jìn)步，單個芯片的處理能力得到了提升，采用專用集成電路（ASIC）比傳統(tǒng)的FPGA+DSP平臺處理速度更快、面積更小、功耗更低、可靠性更高，并且易于大規(guī)模生產(chǎn)以降低成本，因此有必要采用

2、ASIC技術(shù)實(shí)現(xiàn)雷達(dá)信號處理器的設(shè)計(jì)。
　　本文基于雷達(dá)信號處理的理論知識，主要研究了脈沖多普勒（PD）雷達(dá)信號處理器的設(shè)計(jì)及其ASIC實(shí)現(xiàn)。首先對PD雷達(dá)信號處理流程進(jìn)行了研究，確定了數(shù)字下變頻（DDC）、脈沖壓縮（PC）、動目標(biāo)檢測（MTD）所采用的算法；其次分析了基于IP核設(shè)計(jì)的流水線結(jié)構(gòu)PD雷達(dá)處理器的特點(diǎn)，雖然基于IP核的設(shè)計(jì)縮短了開發(fā)周期，且流水線結(jié)構(gòu)的數(shù)據(jù)吞吐量大，但是由于PD雷達(dá)是間歇性工作的，對于發(fā)射信號、接收信

3、號、切換相干處理周期（CPI）這三個時(shí)間段，每個時(shí)間段都只有一個 IP核處于工作狀態(tài)，導(dǎo)致硬件資源利用率很低，針對該缺點(diǎn)本文提出了一種時(shí)分復(fù)用的處理器結(jié)構(gòu)，根據(jù)脈沖壓縮長度64～1024和脈沖積累個數(shù)8～64可配置的要求并結(jié)合各個處理流程的運(yùn)算特點(diǎn)，分析各個時(shí)間段所需要完成的運(yùn)算量及所需的硬件資源，并完成模塊的劃分、設(shè)計(jì)與實(shí)現(xiàn)；最后，對本文的設(shè)計(jì)進(jìn)行功能驗(yàn)證、電路實(shí)現(xiàn)及一致性檢查。
　　本論文采用Matlab和Modelsim搭建

4、驗(yàn)證平臺，對PD雷達(dá)信號處理器進(jìn)行了功能驗(yàn)證，在不同配置模式下，將雷達(dá)信號處理器各個處理過程包括DDC、PC、MTD的處理結(jié)果與Matlab模型各個處理過程的處理結(jié)果進(jìn)行對比，計(jì)算出兩個運(yùn)算結(jié)果的相對誤差，其相對誤差值為10-4數(shù)量級，該精度符合雷達(dá)信號處理的要求，說明電路的功能是正確的。本文使用Synopsys公司的綜合工具Design Compiler，采用芯原公司0.1版本的SMIC0.13μm標(biāo)準(zhǔn)工藝庫，完成了所設(shè)計(jì)的PD雷達(dá)數(shù)