基于FPGA的雷達(dá)信號(hào)預(yù)處理器的設(shè)計(jì).pdf

1、隨著我國(guó)國(guó)民經(jīng)濟(jì)的快速增長(zhǎng)和對(duì)內(nèi)對(duì)外貿(mào)易量的不斷增大，海上交通運(yùn)輸更加繁盛。雷達(dá)信號(hào)處理技術(shù)是航海雷達(dá)探測(cè)海上目標(biāo)的關(guān)鍵技術(shù)，它對(duì)安全和高效率的海上運(yùn)輸起到至關(guān)重要的作用。雷達(dá)信號(hào)預(yù)處理系統(tǒng)主要負(fù)責(zé)對(duì)雷達(dá)回波信號(hào)的采集以及一系列的雜波處理。它對(duì)實(shí)時(shí)性的要求非常高。超大規(guī)模集成電路技術(shù)的發(fā)展，特別是大規(guī)模可編程邏輯器件的出現(xiàn)，為雷達(dá)信號(hào)的數(shù)字化處理帶來了新的突破。
　　 本課題來源于交通部科技項(xiàng)目“航海雷達(dá)中頻信號(hào)數(shù)字處理方法的研

2、究”。針對(duì)雷達(dá)信號(hào)處理高速性和實(shí)時(shí)性的要求，本課題在FPGA中設(shè)計(jì)實(shí)現(xiàn)了一個(gè)數(shù)字化的雷達(dá)信號(hào)預(yù)處理器?；贔PGA實(shí)時(shí)處理數(shù)據(jù)的能力強(qiáng)的特點(diǎn)，可以突破以前在雷達(dá)信號(hào)處理的過程中數(shù)據(jù)采集速度和數(shù)據(jù)處理速度不能匹配的瓶頸。本文中所設(shè)計(jì)的系統(tǒng)是在高采樣率下工作的。通過Verilog HDL語言對(duì)系統(tǒng)進(jìn)行實(shí)現(xiàn)，從而可以對(duì)處理過程實(shí)現(xiàn)靈活控制，大大提高了設(shè)計(jì)的靈活性、兼容性和可升級(jí)能力，縮短了研發(fā)周期。
　　 本文論述了系統(tǒng)硬件平臺(tái)設(shè)計(jì)的

3、關(guān)鍵技術(shù)，重點(diǎn)研究了雷達(dá)信號(hào)恒虛警率處理的設(shè)計(jì)，并深入探討了其在FPGA中優(yōu)化設(shè)計(jì)的問題，最后進(jìn)行了實(shí)驗(yàn)測(cè)試和分析并總結(jié)了該課題的研究成果。實(shí)驗(yàn)結(jié)果表明，基于高性能FPGA的通用硬件處理平臺(tái)，采用優(yōu)化的CFAR處理方法設(shè)計(jì)，大大提高了雷達(dá)雜波處理的速度和精度，實(shí)現(xiàn)了基于FPGA的雷達(dá)信號(hào)預(yù)處理系統(tǒng)。
　　 在具體的設(shè)計(jì)過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對(duì)各個(gè)功能模塊