一種高優(yōu)值CMOS圖像傳感器讀出電路的設計.pdf

1、近年來，CMOS圖像傳感器（CMOS Image Sensor，CIS）以其高集成、高分辨率、低功耗等優(yōu)點取得了長足發(fā)展。隨著CIS 像素陣列不斷擴大，讀出速度和動態(tài)范圍（Dynamic Range，DR）的不斷提高，它對讀出電路的要求也越來越高，可以說讀出電路設計已成為CIS的瓶頸，如何設計一個高優(yōu)值（figure-of-merit，F(xiàn)OM）的讀出電路成為擺在我們面前的重要課題。
　　 本文針對影響讀出電路的速度、功耗等因素進

2、行了分析，設計了一個可用于1M（1024x1024）像素CIS （幀頻20fps）中的高優(yōu)值讀出電路。該讀出電路由相關雙采樣（correlated double sampling，CDS）、可編程增益放大器(programmable gainamplifier，PGA)和接口電路三個子模塊構成。采用TSMC 0.18um 3.3V CIS 工藝完成版圖設計和流片，后仿結果表明該讀出電路可使1M （1024x1024）像素CIS的幀速率達

3、到20fps （幀/秒），動態(tài)范圍73.9dB。
　　 論文重點研究了CDS和PGA的設計。針對傳統(tǒng)CDS中易產(chǎn)生列FPN （FixedPattern Noise）噪聲，功耗和面積大的缺點，本問提出一中新的CDS 結構，該CDS電路僅需一個列放大器，可有效抑制列FPN 噪聲，同時功耗和面積比傳統(tǒng)設計降低一半。另外，我們提出了一種電容版圖設計簡單、反饋系數(shù)大、噪聲小、線性度高的PGA 結構。設計了一個可調(diào)補償電容的運算跨導放大器（