Epi-SOI硅片制備及表征.pdf

1、SOI(Silicon On Insulator,絕緣層上硅)硅片用于制造集成電路具有高速、低功耗、集成度高等優(yōu)勢.SIMOX(Separate by Implant Oxygen,注氧隔離)技術(shù)可以制備高質(zhì)量的SOI硅片.但是,利用這種技術(shù)制備的SOI硅片頂層硅厚度較薄(一般在50～300 nm),一定程度上限制了SOI硅片的應(yīng)用.將外延工藝與SIMOX技術(shù)相結(jié)合,制備所謂的Epi-SOI硅片(Epitaxial Silicon on

2、 Insulatorwafer,SOl外延片),可以很好的解決上述問題. 本論文以SOI硅片為襯底,通過APCVD(Ambient Pressure Chemical VaporDeposition,常壓化學(xué)氣相沉積)技術(shù)生長了50 μm厚的單晶硅外延層.通過擇優(yōu)腐蝕技術(shù)研究了外延層中的缺陷,以及后續(xù)高溫?zé)崽幚韺ν庋訉尤毕莸挠绊?此外,還研究了高溫?zé)崽幚磉^程時SOI襯底埋氧層中氧的擴(kuò)散.本論文得到了以下主要結(jié)果: 1)利

3、用擇優(yōu)腐蝕技術(shù)對Epi-SOI硅片外延層中缺陷的顯示結(jié)果表明,外延層中的缺陷為位錯,它們的形態(tài)為單根穿通位錯(punch through dislocations)和位錯對(dislocation pairs).這些位錯的來源主要是SOI頂層硅中原生的位錯及位錯對. 2)Epi-SOI外延層中的位錯密度受SOI襯底影響較大.實驗發(fā)現(xiàn),在頂層硅厚度分別為150 nm及200 nm的兩種SOI襯底上生長的外延層,其位錯密度相差一個數(shù)

4、量級.項層硅厚度越大,外延層中位錯密度越小.在SOI制備過程中,頂層硅中會產(chǎn)生大量的應(yīng)力,這些應(yīng)力會促進(jìn)位錯的形成,當(dāng)頂層硅厚度較厚時,可以抑制這種位錯促進(jìn)作用. 3)后續(xù)高溫?zé)崽幚磉^程,可以降低外延層中的位錯密度.將Epi-SOI硅片經(jīng)過不同溫度(900～1200℃)的熱處理后擇優(yōu)腐蝕,發(fā)現(xiàn)位錯密度有不同程度的降低.初步認(rèn)為,高溫?zé)崽幚磉^程中,外延層中的位錯會發(fā)生運動,在硅片邊緣及外延層與襯底界面處湮滅,同時伯氏矢量相反的位錯