基于SoC的通用存儲控制器IP核的分析與設(shè)計.pdf

1、存儲控制器是系統(tǒng)接口單元中連接處理器和內(nèi)存的一個重要模塊,隨著處理器技術(shù)的發(fā)展,雙核甚至多核系統(tǒng)的實現(xiàn)已經(jīng)成為可能,存儲控制器性能的好壞直接影響到處理器處理數(shù)據(jù)能力的強弱,成為制約系統(tǒng)性能改善的瓶頸問題。另一方面,面對內(nèi)存紛繁蕪雜的控制邏輯和時序要求,設(shè)計高效的存儲控制器實現(xiàn)處理器和內(nèi)存的透明接口成為系統(tǒng)設(shè)計人員所面臨的一個關(guān)鍵問題。因此,設(shè)計實現(xiàn)滿足以上相關(guān)要求的存儲控制器成為設(shè)計人員的一項艱巨任務(wù)。 本文的研究從存儲技術(shù)的基

2、本原理出發(fā),分析了各種存儲技術(shù)的實現(xiàn)方法和控制邏輯,然后根據(jù)SoC技術(shù)和IP核設(shè)計規(guī)則,分析了設(shè)計SDR SDRAM控制器IP核所要解決的問題和實現(xiàn)方法。最后,詳細介紹了存儲控制器IP核的設(shè)計方案,包括各個模塊具體實現(xiàn)方法,以及仿真波形和分析結(jié)果。 本文的主要貢獻和創(chuàng)新點： 1.給出了一種較好的適用于不同容量的SDR SDRAM的通用存儲控制器的實現(xiàn)方案； 2.給出了實現(xiàn)存儲控制器IP核的優(yōu)化狀態(tài)機設(shè)計方案；