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文檔簡介
1、伴隨著我國航天工業(yè)和航天活動的不斷成長,抗輻照集成電路相關研究經歷了從無到有,從弱到強的發(fā)展歷程,空間輻射效應以及集成電路抗輻照設計已成為學術界和工業(yè)界的研究熱點和難點。近年來,航天應用不斷向高精尖邁進,其對數(shù)據、圖像處理的需求急劇增長,這使得航天應用中采用先進納米工藝成為必然。然而,納米尺度下,器件集成密度急劇上升,電路工作頻率上升,電路工作電壓下降,使得單粒子瞬態(tài)(SET)的產生與傳播變得更加復雜,單粒子多瞬態(tài)(SEMT)成為SET
2、的常態(tài),軟錯誤(SER)發(fā)生的概率明顯上升。
本文著眼于單粒子多瞬態(tài)(SEMT)研究,基于“SEMT產生與傳播機理SEMT實驗表征SEMT抑制”這條主線,對納米集成電路中單粒子多瞬態(tài)進行了多角度揭示,主要表現(xiàn)如下四個方面:
(1)研究了同一路徑上單粒子多瞬態(tài)脈沖的相互作用,發(fā)現(xiàn)納米工藝下同一路徑上多個晶體管可能產生2個以上的隱式單粒子瞬態(tài)脈沖,這些脈沖存在相互疊加的現(xiàn)象,進而誘發(fā)單粒子瞬態(tài)脈沖壓縮(PQ)效應和單粒子
3、瞬態(tài)脈沖窄后寬(PBAN)效應。不同工藝節(jié)點的 Geant4模擬表明,工藝尺寸的縮減使得 PQ和PBAN效應的發(fā)生概率持續(xù)增加;而在22納米工藝節(jié)點下,同一路徑上離輸入最近的晶體管上產生的SET有>60%的概率發(fā)生脈沖PQ效應,且這些被壓縮的SET又有>30%的概率再次被展寬。
?。?)研究了時序邏輯中非存儲節(jié)點上單粒子多瞬態(tài)脈沖產生規(guī)律,發(fā)現(xiàn)了納米工藝下觸發(fā)器數(shù)據輸入和時鐘輸入上產生的單粒子雙瞬態(tài)誘發(fā)單粒子翻轉機制。所設計的6
4、5nm雙阱工藝測試芯片相關重離子實驗結果不僅證實了該機制的存在,還首次表明了65nm工藝節(jié)點下該新型機制對單粒子翻轉的貢獻可能超過10%。同時,不同工藝尺寸的模擬表明,工藝尺寸的縮減使得SEMT誘發(fā)翻轉所需的能量閾值降低。
?。?)研究了組合邏輯中通用單粒子多瞬態(tài)的測試方法,發(fā)現(xiàn)基于標準單元中任意單元構成縱向鏈陣列可以較好地實現(xiàn)組合邏輯中SEMT的產生,而將傳統(tǒng)SET脈沖測量電路進行組合設計為SEMT脈沖測量電路即可對產生的SE
5、MT進行在線捕獲。本文基于反相器構成了的鏈陣列為UniVIC測試結構,并在65nm雙阱和三阱工藝下生產出測試芯片。相關重離子實驗結果表明:a)、在LET≤40 MeVcm2/mg的輻射條件下,65納米工藝下單粒子轟擊最多影響3個晶體管,也就是最多產生單粒子三瞬態(tài)(SETT);b)、雙阱結構下電荷共享誘發(fā)SEMT的概率不超過30%,而誘發(fā)SEMT時平均電荷共享強度達到80%~90%;c)、三阱結構下電荷共享誘發(fā)SEMT的概率顯著提高到了約
6、55%,但是誘發(fā)SEMT時平均電荷共享強度卻減小到75%~80%。
?。?)研究了納米工藝下SEMT的抑制技術,提出了鏡像法和無縫保護帶技術,并提出了單元級加固思想。該思想指出在標準單元中運用 SET/SEMT加固技術可以有效降低電路的 SER,且基于標準單元電路特征可對不同單元采用不同方式的SET/SEMT加固。本文提出的鏡像法主要適用于具有兩級級聯(lián)結構的標準單元(如與非門),它通過增強前級和后級的電荷共享來強化前后兩級產生的
7、單粒子雙瞬態(tài)(SEDT)相互抵消,進而抑制了單元末端SET的脈沖寬度。模擬結果表明:當前級PMOS處于關斷狀態(tài)時,鏡像法能將末端SET消減超過25%;當前級PMOS處于開態(tài)時,鏡像法能將末端SET消減約10%。而無縫保護帶技術則主要適用于簡單標準單元。模擬結果表明,65nm工藝節(jié)點下,對于入射能量小于40 MeVcm2/mg的入射粒子,無縫保護帶技術能徹底消除SEMT的產生,并且產生的SET脈沖寬度可減少約50%。
本文之前關
8、于電荷共享的研究數(shù)以百計,然而除時序邏輯MCU的研究較為清晰之外,組合邏輯中SEMT產生和傳播以及最終對SER的影響涉及較少。一方面,本文改進了SEMT測量方法,首次提出了通用的SEMT測量方法,能適用于任意標準單元間SEMT產生分布的測量,也能適用于更先進工藝下SEMT產生分布的測量。另一方面,本文在前人的基礎上對SEMT的產生與傳播進行了有限地揭示,并提出了有效可行的SEMT抑制技術,這對指導納米尺度下SER評估與預測提供了原始數(shù)據
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