納米工藝下CMOS集成電路抗輻射加固鎖存器設計.pdf

1、集成電路進入到納米級工藝后，芯片的可靠性問題已經(jīng)成為電路設計者最為關心的問題之一。隨著半導體技術的發(fā)展，晶體管特征尺寸的不斷縮小，供電電壓的不斷降低，導致電路的節(jié)點電容不斷減小，從而使電路節(jié)點的邏輯狀態(tài)發(fā)生翻轉所需要的臨界電荷(Critical charge)也隨之降低，電路越發(fā)容易受到封裝材料中摻雜的釷和鈾發(fā)生放射性衰減產(chǎn)生的α粒子以及宇宙射線中的中子引起的單粒子效應的影響。隨著芯片集成度的提高，由輻射效應引起的單粒子效應在集成電路中

2、已經(jīng)越來越明顯，嚴重影響了集成電路的可靠性。
　　針對上述問題，本文深入了研究了一些集成電路抗單粒子效應加固設計方法，主要工作如下:
　　1、介紹了輻射環(huán)境的相關知識和輻射效應分類，以及國內外關于集成電路抗輻射的研究現(xiàn)狀。詳細的討論了輻射三大效應之一的單粒子效應，并闡明了單粒子效應的機理、分類及其電路故障模型。在電路級重點分析了單粒子效應中單粒子翻轉和單粒子瞬態(tài)導致集成電路發(fā)生軟錯誤的原理。
　　2、針對存儲單元中的鎖

3、存器容易受到單粒子翻轉的影響，導致電路發(fā)生軟錯誤的現(xiàn)象，總結了國內外學者提出的抗單粒子翻轉加固鎖存器設計方案。并分析了各種加固方案的設計原理，比較了其優(yōu)缺點。為了克服現(xiàn)有方案的不足，本文提出了一種新型的采用了門控時鐘技術的抗單粒子翻轉加固鎖存器結構。在45nmCMOS工藝下的仿真結果表明，提出的方案不但具有較低的性能開銷，而且具有快速的軟錯誤自恢復能力。
　　3、隨著半導體工藝的不斷縮放和供電電壓的降低，來自上游組合邏輯傳來的單粒

4、子瞬態(tài)對電路軟錯誤率的影響越來越顯著。為了提高電路的可靠性，本文采用脈沖過濾技術和冗余采樣技術，提出了一種能同時具有抗單粒子翻轉和抗單粒子瞬態(tài)能力的加固鎖存器結構。在45nm CMOS工藝下的HSPICE仿真結果表明:提出的加固鎖存器工作在透明模式時，能有效的屏蔽組合邏輯傳來的故障脈沖;工作在鎖存模式時，其任意一個內部節(jié)點或輸出節(jié)點發(fā)生單粒子翻轉后具有快速自恢復能力。同其他抗單粒子翻轉和單粒子瞬態(tài)的加固方案相比，提出的方案不僅具有很好的