CMOS數(shù)字電路的電路級抗輻射加固方法研究.pdf

1、進入21世紀后，在存儲電路、時序單元和組合電路中發(fā)生單粒子效應（包括單粒子翻轉和單粒子瞬態(tài)）的可能性繼續(xù)增加。事實上，對集成電路工業(yè)界來說，單粒子問題已經(jīng)是產(chǎn)品可靠性問題中的重要衡量方面。單粒子效應造成的軟錯誤是航天器失效的重要原因，是影響集成電路可靠性的重要挑戰(zhàn)。所以，設計有效抗輻射的集成電路變得愈發(fā)重要。一般來說，集成電路的抗輻射加固的方法可以分為三類:從系統(tǒng)層面進行加固，從器件/工藝級進行加固以及從電路級進行加固。本文以提高CMO

2、S數(shù)字電路的抗輻射能力為出發(fā)點，針對CMOS數(shù)字電路中出現(xiàn)的軟錯誤，對電路級的抗輻射加固技術進行了深入研究。
　　本文在分析了單粒子效應的機理，單粒子效應對集成電路的影響，以及單粒子效應建模的基礎上，總結了各種常見的電路級抗輻射加固技術。本文綜述了相關的經(jīng)典抗SEU/SET加固鎖存器，并針對已有加固鎖存器的不足之處，提出了一種低功耗容忍軟錯誤鎖存器(LPSET)。
　　LPSET鎖存器在電路內部構造時間冗余電路，不但可以過濾

3、上游組合邏輯傳播過來的SET脈沖，而且對SEU完全免疫，能夠很好地提高CMOS數(shù)字電路的抗輻射能力。其輸出節(jié)點不會因為高能粒子轟擊而進入高阻態(tài)，所以LPSET鎖存器能夠適用于門控時鐘電路?；赟MIC40nm CMOS工藝庫，使用HSPICE仿真軟件對LPSET鎖存器進行了故障注入實驗，實驗結果表明，LPSET鎖存器能完全容忍SEU且能夠很好的過濾從組合邏輯傳過來的SET。與同類的加固鎖存器相比，該文結構僅僅增加13.4％的平均延時，使