半導(dǎo)體器件4

1、2024/3/21,1,Semiconductor Devices,第四章： 單極型器件,§4.1 金半接觸§4.2 肖特基勢壘二極管§4.3 歐姆接觸§4.4 結(jié)型場效應(yīng)晶體管§4.5 肖特基柵場效應(yīng)晶體管§4.6 異質(zhì)結(jié)MESFET,2024/3/21,2,Semiconductor Devices,簡介,單極型器件是指基本上只有一種類型的載流子參與導(dǎo)電過程的半導(dǎo)

2、體器件。主要討論以下五種類型的單極型器件：金屬半導(dǎo)體接觸(M/S SBD)；結(jié)型場效應(yīng)晶體管（JFET）；金半(肖特基柵)場效應(yīng)晶體管（ MESFET）；金屬氧化物半導(dǎo)體二極管(MOS Diode)；金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）,2024/3/21,3,Semiconductor Devices,金半接觸：在電學(xué)性能上類似于單邊突變結(jié)，但能作為具有高速響應(yīng)特性的多數(shù)載流子工作器件來用。重?fù)诫s半導(dǎo)體上的金半

3、接觸是歐姆接觸的最重要形式。JFET： 基本上是一個由電壓控制的電阻。這種器件利用一個反向偏置的pn結(jié)作為柵電極去控制電阻，從而控制兩個歐姆結(jié)之間的電流。MESFET：類似JFET，MESFET用金半整流接觸去代替pn結(jié)作柵極。JFET和MESFET都可以用具有高電子遷移率的半導(dǎo)體材料制造，對于高速IC，具有非常好的優(yōu)點(diǎn)。 其次，F(xiàn)ET在大電流下具有負(fù)溫度系數(shù)，即電流隨溫度的增加而減小，這個特點(diǎn)導(dǎo)致更均勻

4、的溫度分布，而且即使有源面積很大，或在許多器件并聯(lián)使用時(shí)，其熱穩(wěn)定性也非常好。,2024/3/21,4,Semiconductor Devices,§4.1 金屬—半導(dǎo)體接觸,第一個實(shí)用的半導(dǎo)體器件是由金屬－半導(dǎo)體點(diǎn)接觸形成的整流器，是一根金屬觸須壓在半導(dǎo)體表面上構(gòu)成的，這種半導(dǎo)體器件從1904年開始已經(jīng)得到很多應(yīng)用。 金屬—半導(dǎo)體接觸可形成整流器。1938年，肖特基提出，半導(dǎo)體內(nèi)穩(wěn)定的空間電荷形成的勢壘可能有整流作用。由此

5、產(chǎn)生的勢壘模型就是所謂肖特基勢壘。金屬—半導(dǎo)體形成的結(jié)稱為肖特基結(jié)。金屬—半導(dǎo)體接觸也可能是非整流性的, 即不管所加電壓極性如何，接觸電阻均可忽略，這種金屬—半導(dǎo)體接觸稱為歐姆接觸。為實(shí)現(xiàn)電子系統(tǒng)中的相互連接，所有半導(dǎo)體器件和集成電路都必須有歐姆接觸。,2024/3/21,5,Semiconductor Devices,M/S接觸的形成,M/S結(jié)構(gòu)通常是通過在干凈的半導(dǎo)體表面淀積金屬而形成。利用金屬硅化物（Silicide）技術(shù)可以優(yōu)

6、化和減小接觸電阻，有助于形成低電阻歐姆接觸。,2024/3/21,6,Semiconductor Devices,1、能帶關(guān)系,金屬和半導(dǎo)體接觸時(shí)，由于金屬的功函數(shù)一般和半導(dǎo)體的功函數(shù)不同，而存在接觸電勢差，結(jié)果在接觸界面附近形成勢壘，通常稱為肖特基勢壘。 功函數(shù)是費(fèi)米能級和真空能級的能量差（即對于金屬為qфm，對于半導(dǎo)體為qфs）。 半導(dǎo)體導(dǎo)帶底和真空能級能量差稱為電子親和能q?。金屬半導(dǎo)體的接觸勢壘是指電子從金屬進(jìn)入半導(dǎo)體必須

7、克服的勢壘的高度。,2024/3/21,7,Semiconductor Devices,★ 金屬和半導(dǎo)體的功函數(shù)功函數(shù): W= EVAC-EF, ( EVAC --真空中靜止電子的能量,亦記作E0 )功函數(shù)給出了固 體中EF處的電子 逃逸到真空所需 的最小能量.,,2024/3/21,8,Semiconductor Devices,,金屬功函數(shù)Z,,,,,,,,2024/3/21,

8、9,Semiconductor Devices,關(guān)于功函數(shù)的幾點(diǎn)說明: ① 對金屬而言, 功函數(shù)Wm可看作是固定的. 功函數(shù)Wm標(biāo)志了電子在金屬中被束縛的程度. 對半導(dǎo)體而言, 功函數(shù)與摻雜有關(guān) ② 功函數(shù)與表面有關(guān). ③ 功函數(shù)是一個統(tǒng)計(jì)物理量,2024/3/21,10,Semiconductor Devices,對半導(dǎo)體,電子親和能χ是固定的,功函數(shù)與摻雜有關(guān),,半導(dǎo)體功函數(shù)與雜質(zhì)濃度的關(guān)

9、系 ? n型半導(dǎo)體: WS=χ+(EC-EF) ? p型半導(dǎo)體: WS=χ+[Eg-(EF-EV)],2024/3/21,11,Semiconductor Devices,熱平衡情形下M/S接觸的能帶圖,假設(shè)金屬與半導(dǎo)體功函數(shù)差為：Wms，且一般情況下不為0。當(dāng)金屬和半導(dǎo)體形成接觸時(shí)，如果二者的功函數(shù)不同（費(fèi)米能級不等），則會發(fā)生載流子濃度和電勢的再分布，形成肖特基勢壘。通常會出現(xiàn)電子從功函數(shù)?。ㄙM(fèi)米能級高）

10、的材料流向功函數(shù)大的材料，直到兩材料體內(nèi)各點(diǎn)的費(fèi)米能級相同（即Ef ＝常數(shù)）為止。半導(dǎo)體體內(nèi)載流子的再分布會形成載流子耗盡或積累，并在耗盡區(qū)或積累區(qū)發(fā)生能帶彎曲，而在金屬體內(nèi)的載流子濃度和能帶基本沒有變化。,2024/3/21,12,Semiconductor Devices,★ 金屬和半導(dǎo)體接觸電勢差,?一種典型情況: 討論M/n型半導(dǎo)體①接觸電勢差--為了補(bǔ)償兩者功函數(shù)之差,金屬與半導(dǎo)體之間產(chǎn)生電勢差:

11、 Vms=(Ws –Wm)/e?當(dāng)Wm>Ws , Vms<0 (金屬一邊低電勢) （阻擋層）?通?？烧J(rèn)為接觸電勢差全部降落于空間電荷區(qū).,2024/3/21,13,Semiconductor Devices,,,,,,,,,,,2024/3/21,14,Semiconductor Devices,②半導(dǎo)體一邊的勢壘高度: VD =∣Vms∣③表面勢

12、—半導(dǎo)體表面相對于體內(nèi)的電勢 Vs= Vms ④金屬一邊的勢壘高度(肖特基勢壘--SB): eΦSB = eΦns = Wm –χ ? 常常選擇ΦSB為描述金屬/半導(dǎo)體接觸勢壘的基本物理量(ΦSB幾乎與外加電壓無關(guān)),2024/3/21,15,Semiconductor Devices,能帶,電荷分布,電場分布,,2024/3/21,16,Semiconductor Devi

13、ces,M/S接觸的電勢分布和Poisson方程,2024/3/21,17,Semiconductor Devices,2024/3/21,18,Semiconductor Devices,★ 金屬/半導(dǎo)體接觸的幾種情況,對M / n型半導(dǎo)體: ? Wm>Ws 能帶上彎--電子勢壘 空間電荷—電離施主 ? Wm<Ws 能帶下彎--電子勢阱 空間電荷—

14、電子積累 勢壘—阻擋層, 勢阱—反阻擋層,2024/3/21,19,Semiconductor Devices,,,Wm>Ws電子勢壘,Wm<Ws電子勢阱,2024/3/21,20,Semiconductor Devices,對M / p型半導(dǎo)體: ? Wm>Ws 能帶上彎--空穴勢阱 空間電荷—空穴積累 ? Wm<Ws 能帶下彎--空穴勢壘

15、 空間電荷—電離受主 勢壘—阻擋層, 勢阱—反阻擋層,2024/3/21,21,Semiconductor Devices,Wm<Ws空穴勢壘,Wm>Ws空穴勢阱,,,2024/3/21,22,Semiconductor Devices,當(dāng)金屬與半導(dǎo)體形成緊密接觸時(shí)，在熱平衡下兩種材料的費(fèi)米能級必須相等。此外，真空能級必須是連續(xù)的。 對于這種理想的情況，勢壘高度qфBn就是金屬功函數(shù)和半導(dǎo)體電

16、子親和能之差，,,,2024/3/21,23,Semiconductor Devices,同樣，對于理想的金屬與P型半導(dǎo)體的接觸，其勢壘高度可用類似步驟確定：,2024/3/21,24,Semiconductor Devices,對給定的半導(dǎo)體，任何金屬在n型襯底和p型襯底上的勢壘高度之和總等于 n型半導(dǎo)體的自建電勢為 又有： 其中qVn為半導(dǎo)體的導(dǎo)帶底和費(fèi)米能級之差,,,,2024/3/21,25,Semiconduc

17、tor Devices,,金屬與n型半導(dǎo)體接觸，金屬一側(cè)有負(fù)表面電荷，半導(dǎo)體一側(cè)存在等量的但極性相反的正空間電荷。這種電荷分布和具有同樣電場分布的P+-N結(jié)完全相同，由此得到半導(dǎo)體表面耗盡層寬度為： 金屬相對n型半導(dǎo)體加正電壓（正向偏置）時(shí)，上式中外加電壓V取正值；金屬相對n型半導(dǎo)體加負(fù)電壓即反向偏置時(shí)，外加電壓V取負(fù)值。,,2024/3/21,26,Semiconductor Devices,,半導(dǎo)體內(nèi)單位面積的空間電荷QSC（

18、C/cm2）和單位面積耗盡層電容C（F/cm2）可表示為：,測量出C－V曲線，即可得到雜質(zhì)分布,或者,2024/3/21,27,Semiconductor Devices,2、界面態(tài)對勢壘高度的影響,理論上, 金屬一邊的勢壘高度 eΦSB = eΦns = Wm –χ實(shí)際上, ΦSB常常與金屬的種類關(guān)系不太大,而主要取決于表面態(tài)(界面態(tài))的影響: n型Si和n型GaAs的勢壘高度測量值顯示，ΦBn隨

19、Wm的增大而增大，但不是直線，這是因?yàn)樵趯?shí)際的金屬半導(dǎo)體接觸中，由于晶格不連續(xù)，在接觸界面處產(chǎn)生大量的能量狀態(tài)，這些能量狀態(tài)叫做界面態(tài)或表面態(tài)，它們連續(xù)分布在禁帶內(nèi)，可能起施主或受主作用，影響勢壘高度的實(shí)際值，對Si和GaAs，n型勢壘高度被低估，p型勢壘高度被高估。,2024/3/21,28,Semiconductor Devices,半導(dǎo)體表面處, 禁帶中存在表面態(tài). 半導(dǎo)體與其表面態(tài)通過交換電子, 達(dá)到相互平衡 ? 由于表面態(tài)的存

20、在,半導(dǎo)體表面產(chǎn)生空間電荷區(qū), 能帶彎曲.,2024/3/21,29,Semiconductor Devices,為了描述半導(dǎo)體表面態(tài)，引入中性能級qΦ0：當(dāng)qΦ0以下的表面態(tài)全部被電子占據(jù)，而以上的全部空出時(shí)，半導(dǎo)體表面是中性的。低于qΦ0的界面態(tài)沒有電子占據(jù)時(shí)帶正電，作用相當(dāng)于施主，高于qΦ0的界面態(tài)被電子占據(jù)時(shí)帶負(fù)電，作用相當(dāng)于受主。如果qΦ0與半導(dǎo)體的EF重合，則界面態(tài)和半導(dǎo)體內(nèi)部沒有電子交換，界面的凈電荷為0。如果qΦ0>

21、;EF，則電子從表面向體內(nèi)轉(zhuǎn)移，界面凈電荷為正，qΦ0<EF，電子從體內(nèi)向表面轉(zhuǎn)移，界面凈電荷為負(fù)。,2024/3/21,30,Semiconductor Devices,以M/n型半導(dǎo)體為例, 且Wm>Ws .① 單獨(dú)考慮表面態(tài):表面態(tài)在能隙中形成一個能帶. ?設(shè)表面態(tài)的電中性能級距價(jià)帶頂為eΦ0由表面態(tài)的帶電狀態(tài), 表面態(tài)可分為: ? 施主型表面態(tài)—被電子占據(jù)時(shí), 呈電中性, 失去電子后,呈正電性.

22、 ? 受主型表面態(tài)—空態(tài)時(shí), 呈電中性, 得到電子后,呈負(fù)電性.,2024/3/21,31,Semiconductor Devices,對大多數(shù)半導(dǎo)體,表面態(tài)電中性能級距價(jià)帶頂大約有 eΦ0 = ? Eg ?對p型半導(dǎo)體, 本征表面態(tài)常為施主型 ?對n型半導(dǎo)體, 本征表面態(tài)常為受主型,2024/3/21,32,Semiconductor Devices,②半導(dǎo)體與其表面態(tài)通過交換電子, 達(dá)到相互平衡, 具有統(tǒng)

23、一的EF .當(dāng)表面態(tài)的密度很大, EF被表面態(tài)釘扎 (釘扎于表面態(tài)電中性能級) . ? 對n型半導(dǎo)體: eVD =Eg –eΦ0 –(Ec –EF)n ? 對p型半導(dǎo)體: eVD =eΦ0 –(EF –EV)p,2024/3/21,33,Semiconductor Devices,③考慮金屬/半導(dǎo)體: 當(dāng)帶有表面態(tài)的半導(dǎo)體與金屬接觸, 要考慮這三者之間的電子交換. 平衡

24、時(shí),金屬,表面態(tài)和半導(dǎo)體具有統(tǒng)一的EF .,2024/3/21,34,Semiconductor Devices,對金屬/半導(dǎo)體接觸勢壘的小結(jié): 仍以M/n-S, 勢壘接觸(Wm>Ws)為例: eΦSB =eVD+(Ec –EF)n ? 當(dāng)不考慮表面態(tài): eΦSB = Wm –χ ? 當(dāng)表面態(tài)的密度很高: eΦSB =Eg – eΦ0 --

25、肖特基勢壘高度與金屬的Wm無關(guān).,2024/3/21,35,Semiconductor Devices,? 一般情況下, 可介于二者之間,則有: eΦSB =( 1-S ) ( Eg – eΦ0 ) +S ( Wm –χ ) ? S稱為界面行為因子(與半導(dǎo)體材料有關(guān),與制造工藝有關(guān)) ? 當(dāng)表面態(tài)密度很小, S?1

26、 ? 當(dāng)表面態(tài)密度很大, S?0,2024/3/21,36,Semiconductor Devices,3、肖特基效應(yīng),鏡像力使肖特基勢壘高度降低。半導(dǎo)體中距離金屬表面x處的電子會在金屬上感應(yīng)一個正電荷，這個正電荷稱為鏡像電荷，電子與這個正電荷之間的引力等于電子與位于－x處等量正電荷之間的靜電引力，稱為鏡像力。 由庫侖定律，鏡像力為： 距離金屬表面x處的電子的勢能等于把無窮遠(yuǎn)處的一個電子遷移到x處需要作的功，因

27、此：,,,2024/3/21,37,Semiconductor Devices,這個勢能疊加到理想肖特基勢能上，將使原來的肖特基勢壘曲線在x＝0處下降，即肖特基勢壘降低，這種效應(yīng)稱為肖特基效應(yīng)。大電場下，肖特基勢壘被鏡像力降低很多。鏡像力使肖特基勢壘降低的前提是金屬表面附近的半導(dǎo)體導(dǎo)帶底要有電子存在，勢壘本身的高度由金半功函數(shù)和表面態(tài)決定，與電子是否存在無關(guān)。所以在測量勢壘高度時(shí)，如果所用方法與電子在金屬與半導(dǎo)體間的輸運(yùn)有關(guān)，則所得

28、結(jié)果將比實(shí)際值要低。如果測量方法只與耗盡區(qū)的空間電荷有關(guān)，而不涉及電子輸運(yùn)，如電容法，則測量結(jié)果不受鏡像力影響。同樣，空穴也產(chǎn)生鏡像力，它使半導(dǎo)體能帶的價(jià)帶頂在邊界附近向上彎曲，使接觸處能帶變窄。,2024/3/21,38,Semiconductor Devices,肖特基勢壘高度對實(shí)用肖特基勢壘二極管SBD的電學(xué)性質(zhì)有重要影響，連續(xù)調(diào)整肖特基勢壘高度的方法有：①用金屬的合金作為肖特基勢壘金屬，所得勢壘高度隨合金的組分線性變化；②在

29、不同氣氛下對半導(dǎo)體表面或金半勢壘進(jìn)行熱處理，從而改變金半之間薄界面層厚度和性質(zhì)，以此改變肖特基勢壘高度，但較難得到穩(wěn)定的器件性能；③在半導(dǎo)體表面作摻雜層。是目前廣泛使用的方法，為使有效勢壘降低，表面層摻入與半導(dǎo)體襯底同型的雜質(zhì)，為使有效勢壘高度增加，則在表面層摻入與襯底反型的雜質(zhì)。,2024/3/21,39,Semiconductor Devices,§4.2 肖特基勢壘二極管（SBD）,肖特基勢壘中的電流主要由半導(dǎo)體中的多

30、子承擔(dān)，沒有少子的注入和復(fù)合問題，故比pn結(jié)二極管有優(yōu)良的高頻特性。SBD通常采用遷移率大的n型材料制造。開關(guān)速度比pn結(jié)二極管大4個數(shù)量級。根據(jù)工作狀態(tài)、結(jié)構(gòu)特點(diǎn)和應(yīng)用范圍，可用于微波檢波和混頻（正向IV非線性），肖特基變?nèi)莨埽–V特性），箝位二極管（正向?qū)ǎ?，光電二極管，雪崩二極管（反偏勢壘特性）以及作為MESFET的控制柵極。,2024/3/21,40,Semiconductor Devices,1、典型結(jié)構(gòu),在n＋襯底外延1μ

31、m厚的輕摻雜層，電阻率約1Ωcm，外延層的作用是加寬耗盡層，減小耗盡層電容，提高二極管的擊穿電壓，p＋保護(hù)環(huán)可以避免反向應(yīng)用時(shí)的邊緣擊穿和溝道效應(yīng)。勢壘金屬用蒸發(fā)、濺射、電鍍等方法沉積于清潔的半導(dǎo)體材料上，要在高真空下，防止形成界面氧化層。金屬材料主要有Au、Al、Pt、W、Ti、Ni、Ag及其合金，襯底材料主要有Si、GaAs、InP、SiC、ZnO等。,2024/3/21,41,Semiconductor Devices,,,20

32、24/3/21,42,Semiconductor Devices,2、伏安特性的定性圖象,①定性圖象--阻擋層的整流作用: (仍討論M/n-S 形成電子勢壘) M/S接觸是多子器件. 對M/n-S 形成的電子勢壘, 其輸運(yùn)特性主要由電子決定. ? 正向偏置, 半導(dǎo)體一側(cè)電子勢壘降低, 可形成較大的正向電流. ? 反向偏置, 半導(dǎo)體一側(cè)電子勢壘升高, 反向電流很小. 當(dāng)反向偏置加大,反向電流可趨于飽和.,2

33、024/3/21,43,Semiconductor Devices,,圖7-10,,,,,2024/3/21,44,Semiconductor Devices,1938年，W. Schottky提出了基于整流二極管的理論，稱為肖特基二極管理論。這一理論以金屬和半導(dǎo)體功函數(shù)差為基礎(chǔ)。要定量討論I-V特性,必須討論電子是怎樣越過勢壘的. 兩種近似模型: ?擴(kuò)散理論—勢壘區(qū)較厚,制約正向電流的主要是電子在空間電荷區(qū)的擴(kuò)散過程 ?

34、熱電子發(fā)射理論—載流子的遷移率較高,電子能否通過勢壘區(qū),主要受制于勢壘高度.,2024/3/21,45,Semiconductor Devices,,2024/3/21,46,Semiconductor Devices,,金屬—半導(dǎo)體接觸在熱離子發(fā)射情況下的伏安特性：,,其中,,除多子電流外，還存在少子電流，由金屬向半導(dǎo)體中注入少子（空穴），空穴的注入和p+n結(jié)情況一樣，其電流密度為：,,其中,2024/3/21,47,Semicond

35、uctor Devices,,n為理想因子，I0為與不依賴電壓的部分，非理想效應(yīng)用n的取值來反映，n 通常取1.0-1.21）其中I0 通過外推得到。2） 可以從以前的式子得到勢壘高度，在分析中勢壘降低必須考慮。3）n從曲線斜率得到。,2024/3/21,48,Semiconductor Devices,★ 肖特基勢壘二極管(SBD)p-n結(jié)二極管肖特基勢壘二極管,2024/3/21,49,Semiconductor

36、 Devices,?肖特基勢壘二極管是多子器件, 有優(yōu)良的高頻特性. 一般情況下, 不必考慮少子的注入和復(fù)合.?肖特基勢壘二極管有較低的正向?qū)妷? 反向擊穿電壓較低,反向漏電較高.?肖特基勢壘二極管具有制備上的優(yōu)勢.,2024/3/21,50,Semiconductor Devices,,2024/3/21,51,Semiconductor Devices,例：對于W-Si SBD，ND=1016cm-3，JS=6.

37、5×10-5A/cm2,試求： (1) (2) 耗盡區(qū)寬度 W (3) JS/Jp0 (設(shè)Si中τp＝10-6s，T＝300K， NC＝2.8×1019cm-3),,正常工作條件下，少子電流比多子電流小幾個數(shù)量級以上，因此肖特基器件是單極型器件。,2024/3/21,52,Semiconductor Devices,3、簡單應(yīng)用,箝位晶體管 在數(shù)字電路中廣泛應(yīng)用。由于SB

38、D導(dǎo)通電壓低，只需0.2-0.3V即正向?qū)ǎw管不進(jìn)入深飽和狀態(tài)。由于SBD幾乎沒有少子存貯效應(yīng)，開關(guān)時(shí)間可達(dá)到毫秒量級，且與硅工藝兼容。常用在晶體管集電極與基極之間，組成一個飽和時(shí)間常數(shù)很短的組合晶體管。SBD檢波器和混頻器。,2024/3/21,53,Semiconductor Devices,§4.3歐姆接觸,定義接觸電阻與半導(dǎo)體的體電阻或串聯(lián)電阻相比可以略去不計(jì)的金屬半導(dǎo)體接觸為歐姆接觸。作為器件引線，一個滿意

39、的歐姆接觸不應(yīng)顯著降低器件性能。即，需要通過的電流在歐姆結(jié)上產(chǎn)生的電壓降要遠(yuǎn)小于在器件有源區(qū)產(chǎn)生的電壓降。表示歐姆接觸性質(zhì)的參量是比接觸電阻（接觸電阻率，又稱特征電阻），其定義為,2024/3/21,54,Semiconductor Devices,,對于低摻雜濃度的金屬—半導(dǎo)體接觸，,,,為了有小的接觸電阻ρC，需要用低勢壘高度的接觸。,2024/3/21,55,Semiconductor Devices,對于高摻雜濃度的接觸，勢壘

40、寬度變得很窄，隧道電流可能起支配作用，隧道電流與穿透幾率成正比：,,,又耗盡層厚度為：,,,,式中，,當(dāng)隧道電流占主導(dǎo)地位時(shí)，即在隧道效應(yīng)范圍內(nèi)，接觸電阻率強(qiáng)烈依賴于摻雜濃度，且隨 因子指數(shù)下降。,,因此，,2024/3/21,56,Semiconductor Devices,討論：,因此，為獲得小的接觸電阻ρC，需要用高摻雜濃度或低勢壘高度的接觸，或二者都用。 ① 摻雜在1019cm-3以上時(shí)，金

41、半接觸的隧道效應(yīng)顯著，為場發(fā)射情況。ρC主要受隧道效應(yīng)支配，且隨雜質(zhì)濃度的增加迅速下降。② 摻雜在1014～1017cm-3時(shí)，溫度在室溫以上時(shí)，金半接觸的電流以熱電子發(fā)射為主，ρC基本上與摻雜無關(guān)。③ 摻雜在1017～1018cm-3時(shí)，既有熱電子發(fā)射電流又有隧道效應(yīng)引起的場發(fā)射電流，稱為熱電子場發(fā)射情況。,2024/3/21,57,Semiconductor Devices,,影響接觸電阻的因素有半導(dǎo)體摻雜濃度，金半接觸勢壘高度

42、，溫度，電子有效質(zhì)量，半導(dǎo)體表面玷污等，其中最重要的是摻雜濃度和勢壘高度。半導(dǎo)體重?fù)诫s能與許多金屬形成接近理想的歐姆接觸，而輕摻雜與金屬形成歐姆接觸時(shí)必須選擇勢壘高度很低的金屬或合金才行。,2024/3/21,58,Semiconductor Devices,§4.4結(jié)型場效應(yīng)晶體管（JFET）,這種器件最早在1952年開始研究。結(jié)型場效應(yīng)晶體管是通過外加?xùn)艠O電壓來改變柵結(jié)空間電荷區(qū)的寬度，從而控制溝道導(dǎo)電能力的一種場效應(yīng)器

43、件，即用一個或一個以上的反向偏置pn結(jié)的耗盡區(qū)去調(diào)制電流通過的截面積。電流中只包含有一種極性的載流子，所以JFET是單極型器件。此種器件已廣泛用于小信號放大器、電流限制器、電壓控制電阻器、開關(guān)及音響電路和集成電路中。,2024/3/21,59,Semiconductor Devices,1、工作原理,(1) 基本結(jié)構(gòu) 在一塊低摻雜的N型半導(dǎo)體晶片上，上下兩側(cè)對稱制作兩個高濃度P+區(qū)，與N區(qū)形成兩個對稱的P+N結(jié)。在N區(qū)的左右兩端各作一

44、個歐姆接觸電極，分別稱為源極和漏極，記以S和D。P+區(qū)也分別制作歐姆電極并相連，所引出的電極稱為柵極，記以G。兩個P+N結(jié)中間（除去空間電荷區(qū)部分）區(qū)域稱為溝道。器件的基本結(jié)構(gòu)尺寸是：溝道長度L，溝道寬度Z，溝道深度（兩個p+n結(jié)之間的距離）2a。而P溝JFET是在P型半導(dǎo)體晶片上，上下兩側(cè)制作兩個高濃度N+區(qū)，與P區(qū)形成兩個對稱的N+P結(jié)，然后分別引出電極而成。N溝和P溝是以導(dǎo)電溝道類型劃分的。,2024/3/21,60,Semic

45、onductor Devices,實(shí)際上，JFET可以認(rèn)為是由一個帶有兩個歐姆接觸的導(dǎo)電溝道構(gòu)成，一個歐姆接觸作源極，另一個作漏極。當(dāng)漏極加相對源極為正的電壓，電子流從源流到漏，所以源產(chǎn)生載流子，漏收集載流子，第三個電極是柵極，它和溝道構(gòu)成一個整流結(jié)。 N溝JFET溝道中參與運(yùn)載電流的是電子，而P溝則是空穴，不管是N溝還是P溝，運(yùn)載電流的都是單一的多數(shù)載流子，因此，場效應(yīng)晶體管是單極型晶體管。N溝JFET優(yōu)于P溝JFET,2024/3

46、/21,61,Semiconductor Devices,(2) 器件的類型和代表符號 場效應(yīng)器件除了有N溝和P溝的區(qū)分外，按零柵壓時(shí)器件的工作狀態(tài)，又可分為耗盡型（常開）和增強(qiáng)型（常關(guān)）兩大類。柵壓為零時(shí)已存在導(dǎo)電溝道的器件，稱為耗盡型器件，相反則為增強(qiáng)型器件。臂如，若溝道為高阻材料，當(dāng)柵壓為零時(shí)，柵結(jié)擴(kuò)散電勢Vbi已使溝道完全耗盡而夾斷，因而柵壓為零時(shí)不存在導(dǎo)電溝道。這種只有當(dāng)施加一定的正向柵壓才能形成導(dǎo)電溝道的器件，稱為增強(qiáng)型器

47、件。增強(qiáng)型器件在高速低功耗電路中有很大的使用前途。因此，JEFT總共可分成N溝耗盡型、N溝增強(qiáng)型、P溝耗盡型、P溝增強(qiáng)型四大類。其中箭頭的方向代表空穴流的方向。JFET一般都是耗盡型的。,2024/3/21,62,Semiconductor Devices,(3) JFET的輸出特性 JFET的IDS 和VDS之間特性稱為輸出特性。下面分VGS=0和VGS?0兩種情況說明IDS隨VDS的增加而變化的特性。① VGS=0（即

48、柵極與源極短路）時(shí)的漏極特性。若VDS=0，此時(shí)P+N結(jié)處于平衡狀態(tài)，,,式中ND—N型溝道區(qū)的摻雜濃度；L、Z—溝道的長度和寬度；2a—溝道的深度；h—柵結(jié)零偏時(shí)的空間電荷區(qū)寬度。,2024/3/21,63,Semiconductor Devices,（a）當(dāng)漏極加上一個很小的正電位（即VDS>0）時(shí)，將有電子自源端流向漏端，形成了自漏極流向源極的漏源電流IDS。這一電流在溝道電阻上產(chǎn)生的壓降使得溝道區(qū)沿電流流動方向的電位不再

49、相等。由于P+區(qū)可視為是等電位的，因而沿溝道長度方向柵結(jié)上的實(shí)際偏壓也由原來的零偏發(fā)生了大小不等的變化：靠近源端，由于VGS?0，故空間電荷區(qū)窄而溝道厚度大，而靠近漏端柵結(jié)反向偏壓大，故空間電荷區(qū)寬而溝道厚度小。當(dāng)VDS小于柵結(jié)接觸電位差Vbi時(shí)，溝道耗盡層的這種變化可以忽略，溝道電阻可近似地用上式表示，此時(shí)溝道電流IDS與VDS成正比。（b）隨著VDS增加，耗盡層的擴(kuò)展與溝道的變窄已不能忽略，溝道電阻的增加使得IDS隨VDS的增加逐

50、漸變緩，當(dāng)VDS= VDSat 時(shí)，溝道漏端兩耗盡層相會在P點(diǎn)，此處溝道寬度減小到零，即溝道被夾斷，P點(diǎn)為夾斷點(diǎn)，在夾斷點(diǎn)可以有一個大電流流過耗盡區(qū)，稱為飽和電流IDsat。對于突變結(jié)P+N，VG＝0時(shí)，可得到相應(yīng)漏電壓，這個電壓值稱為飽和電壓，式中Vbi是柵結(jié)的內(nèi)建電勢。,,2024/3/21,64,Semiconductor Devices,,（c）夾斷之后，當(dāng)VDS進(jìn)一步增加，即VDS? VDSat 時(shí)，漏端的耗盡層更厚，兩耗盡層

51、的相會點(diǎn)P向源端移動。當(dāng)溝道載流子運(yùn)動到溝道夾斷點(diǎn)P時(shí)，立即被夾斷區(qū)的強(qiáng)場掃向漏極，形成漏電流。這樣，單位時(shí)間內(nèi)源到達(dá)P點(diǎn)的電子數(shù)目基本不變，因而溝道內(nèi)的電流也不變，這是因?yàn)闇系纼?nèi)從源到P點(diǎn)的電壓保持不變。因此，漏電流仍由導(dǎo)電溝道的電特性決定。由于夾斷點(diǎn)的電位始終等于VDSat，若夾斷點(diǎn)P移動的距離遠(yuǎn)遠(yuǎn)小于溝道長度L時(shí)，可以認(rèn)為夾斷后的IDS 不再隨VDS的增大而變化，而是趨于飽和。,2024/3/21,65,Semiconductor

52、 Devices,② VGS?0時(shí)的漏特性。對于N溝JFET來說，當(dāng)P+N結(jié)上外加反向偏壓時(shí)，即VGS?0，耗盡層寬度增加，對于小的VDS，溝道仍起電阻作用，但由于電流通過的截面積減小了，溝道電阻變得更大。此時(shí)IDS和VDS的關(guān)系與VGS=0時(shí)兩者關(guān)系類似。只不過是，曲線的斜率變小，飽和漏源電壓VDSat變小而已。當(dāng)柵壓VG＝－1V時(shí)，初始電流比柵壓VG＝0時(shí)更小。當(dāng)VDS增加某一值時(shí)，兩個耗盡區(qū)再次相接，這時(shí)的VP值為,,2024/3

53、/21,66,Semiconductor Devices,JEFT的轉(zhuǎn)移特性 JEFT的轉(zhuǎn)移特性是指漏極電流IDS隨柵極電壓VGS變化的特性。 當(dāng)VGS=0時(shí)，漏極電流IDS大于零，而當(dāng)VGS<0，且負(fù)到一定值時(shí)即VGS＝－VP，漏極電流才等于零，此時(shí)整個溝道被夾斷。JFET的輸出特性曲線和轉(zhuǎn)移特性曲線不是互相獨(dú)立，而是密切相關(guān)的。事實(shí)上，只要在輸出特性曲線上某一VDS值下作垂線與各條VGS線相交，將對應(yīng)的VG

54、S值與對應(yīng)的IDS值連接成一條曲線，即得到轉(zhuǎn)移特性曲線。因此，JFET某一條轉(zhuǎn)移特性曲線是在一定的VDS值下作出來的。,2024/3/21,67,Semiconductor Devices,2、伏安特性（直流電流－電壓特性）,JFET在工作時(shí)，柵源電壓和漏源電壓同時(shí)起作用，故溝道中電場、電勢、電流分布均為二維分布。因此用方程求解電流與電壓的關(guān)系則比較復(fù)雜，肖克萊提出緩變溝道近似模型后，將問題變得十分簡單。 該模型是：柵結(jié)耗盡區(qū)中沿垂

55、直結(jié)平面方向的電場分量Ex與沿溝道長度方向使載流子漂移的電場分量Ey無關(guān)，且滿足溝道方向電場的變化遠(yuǎn)遠(yuǎn)小于垂直方向的電場變化。此即為緩變溝道近似理論。這種緩變溝道近似理論是有一定局限性的。它對于導(dǎo)電溝道夾斷之后就不適用了。,2024/3/21,68,Semiconductor Devices,肖克萊模型理論主要假設(shè)如下： ①忽略源接觸電極與溝道源端之間、漏電極與溝道漏端之間的電壓降； ②P+柵區(qū)與N型溝道區(qū)雜質(zhì)分布都是均勻的，并且P

56、+柵區(qū)濃度NA遠(yuǎn)遠(yuǎn)大于N型溝道區(qū)濃度ND，即柵結(jié)為單邊突變結(jié)；③溝道中載流子遷移率為常數(shù)；④忽略溝道邊緣擴(kuò)展開的耗盡區(qū)，源極和漏極之間的電源只有y分量；⑤在柵結(jié)空間電荷區(qū)中，考慮垂直溝道方向的電場變化遠(yuǎn)遠(yuǎn)大于溝道方向電場的變化。假定③排除了載流子速度飽和的可能，說明溝道夾斷是造成電流飽和的原因。只有對于溝道中場強(qiáng)很低的長溝道器件，這一假定才是合理的。假定⑤使得在求柵PN結(jié)耗盡層寬度時(shí)，二維泊松方程化為一維的。假定④使我們求解JF

57、ET的電流—電壓方程時(shí)更加簡單明了。,2024/3/21,69,Semiconductor Devices,由于器件柵區(qū)結(jié)構(gòu)的對稱性，我們可以只討論器件的上半部。正常工作時(shí)，源極接地，柵極接負(fù)電位VGS，漏極接正電位VDS，坐標(biāo)取向如圖。圖中h1、h2分別是溝道源端和漏端處耗盡區(qū)的厚度。,,JFET上半部截面圖,2024/3/21,70,Semiconductor Devices,,I-V特性方程表達(dá)式為：,,其中，,,VP0稱為本征夾

58、斷電壓，即當(dāng)W2=a時(shí)的總電壓(VDS+VG+Vbi),2024/3/21,71,Semiconductor Devices,,I-V特性方程也可以表達(dá)為：,其中，,,即兩個p＋n結(jié)之間形成的導(dǎo)電溝道之電導(dǎo)。,2024/3/21,72,Semiconductor Devices,,注意到，I-V特性有兩個不同的區(qū)域：① 當(dāng)VDS很小時(shí)，溝道截面積基本與VDS無關(guān)，伏安特性是歐姆性或線性的。稱為線性區(qū)。②當(dāng)VDS >=VDSat

59、 時(shí)，電流達(dá)到IDSat。稱為飽和區(qū)。,2024/3/21,73,Semiconductor Devices,①線性區(qū)：,漏電導(dǎo)（溝道電導(dǎo)）為：,,跨導(dǎo)為：,2024/3/21,74,Semiconductor Devices,,②飽和區(qū)：理想情況下，IDsat不是VDS的函數(shù)，gD＝0。實(shí)際上，隨著VDS的增加，夾斷點(diǎn)從漏向源端移動，有效溝道長度縮短，因此飽和區(qū)有非零的溝道電導(dǎo)?？鐚?dǎo)為：,,,2024/3/21,75,Semi

60、conductor Devices,3、直流參數(shù),（1）夾斷電壓VＰ 夾斷電壓是指使導(dǎo)電溝道消失所需加的柵源電壓。JFET溝道厚度隨P＋N結(jié)耗盡層厚度擴(kuò)展而變薄，當(dāng)柵結(jié)上的外加反向偏壓使P+N結(jié)耗盡層厚度等于溝道厚度一半（h=a）時(shí)，整個溝道被夾斷，即,,,2024/3/21,76,Semiconductor Devices,令 Vp0表示溝道夾斷時(shí)，柵結(jié)上的電壓降，亦稱為本征夾斷電壓，而Vp則為溝道夾斷時(shí)所需加的柵源電壓，稱

61、為夾斷電壓，通常情況下不做區(qū)別。,,此處的負(fù)號表示柵結(jié)為反向偏置。對于N溝JFET，Vp?0，對于P溝JFET，Vp?0。由此可見，溝道中雜質(zhì)濃度越高及原始溝道越厚，夾斷電壓也越高。,2024/3/21,77,Semiconductor Devices,,（2）最大飽和漏極電流IDSSIDSS是Vbi-VGS=0時(shí)的漏源飽和電流，又稱最大漏源飽和電流。,,,,或,由此可見，增大溝道厚度以及增加溝道的寬長比，可以增大JFET的最大

62、漏極電流。,2024/3/21,78,Semiconductor Devices,,（3）最小溝道電阻Rmin Rmin表示VGS=0、且VDS足夠小，即器件工作在線性區(qū)時(shí)，漏源之間的溝道電阻，也稱為導(dǎo)通電阻。對于耗盡型器件，此時(shí)溝道電阻最小。因而將VGS=0，VDS足夠小時(shí)的導(dǎo)通電阻稱為最小溝道電阻。,,2024/3/21,79,Semiconductor Devices,,由于存在溝道體電阻，漏電流將在溝道電阻上產(chǎn)生壓降。漏極電流

63、在Rmin上產(chǎn)生的壓降稱為導(dǎo)通溝道壓降，Rmin越大，此導(dǎo)通壓降越大，器件的耗散功率也越大。實(shí)際的JFET溝道導(dǎo)通電阻還它包括源、漏區(qū)及其歐姆接觸電極所產(chǎn)生的串聯(lián)電阻RS和RD。它們的存在也將增大器件的耗散功率，所以功率JFET應(yīng)設(shè)法減小Rmin、RS和RD，以改善器件的功率特性。,2024/3/21,80,Semiconductor Devices,（4）柵極截止電流IGSS和柵源輸入電阻RGS由于JFET的柵結(jié)總是處于反向偏置狀

64、態(tài)，因此，柵極截止電流就是PN結(jié)少子反向擴(kuò)散電流、勢壘區(qū)產(chǎn)生電流及表面漏電流的總和。在平面型JFET中，一般表面漏電流較小，截止電流主要由反向擴(kuò)散電流和勢壘區(qū)產(chǎn)生電流構(gòu)成。其值在10-9－10-12A之間。因此，柵源輸入電阻相當(dāng)高，其值在108Ω以上。但對功率器件而言，柵截止電流將大大增加。這是因?yàn)楣β势骷┰措妷狠^高，溝道的電場強(qiáng)度較大，強(qiáng)電場將使漂移通過溝道的載流子獲得足夠高的能量去碰撞電離產(chǎn)生新的電子一空穴對，新產(chǎn)生的電子繼續(xù)流

65、向漏極使漏極電流倍增，而空穴則被負(fù)偏置的柵電極所收集，使柵極電流很快增長。漏極電壓愈高，漏端溝道電場愈強(qiáng)，溝道載流子在漏端產(chǎn)生碰撞電離的電離率?愈大，碰撞電離產(chǎn)生出來的電子一空穴對愈多。因此，在高漏源偏置的功率JFET中，柵極截止電流往往是很高的。例如，當(dāng)漏源電壓VDS=10V時(shí)，柵電流維持在10-10A數(shù)量級；而當(dāng)VDS=50V時(shí)，柵電流將增大6個數(shù)量級而上升到10-4A。在短溝道器件中，由于溝道電場更強(qiáng)，更容易出現(xiàn)載流子倍增效應(yīng)。,

66、2024/3/21,81,Semiconductor Devices,,（5）漏源擊穿電壓BVDS在JFET中,漏端柵結(jié)所承受的反向電壓最大。在溝道較長器件中，當(dāng)漏端柵結(jié)電壓增加到PN結(jié)反向擊穿電壓時(shí)，漏端所加電壓即為漏源擊穿電壓BVDS。根據(jù)定義，BVDS－VGS=BVB，因此，漏源擊穿電壓,,式中BVB—柵PN結(jié)反向擊穿電壓；VGS—柵源電壓。,2024/3/21,82,Semiconductor Devices,,（6）輸出功

67、率POJFET的最大輸出功率PO正比于器件所能容許的最大漏極電流IDmax和器件所能容許的最高漏源峰值電壓（BVDS-VDSat），即輸出功率：可見，對于功率JFET來說，不僅要求其電流容量大，擊穿電壓高，且在最高工作電流下具有小的漏源飽和電壓VDSat。,,2024/3/21,83,Semiconductor Devices,4、交流小信號參數(shù),（1）跨導(dǎo)gm跨導(dǎo)是場效應(yīng)晶體管的一個重要參數(shù)。它標(biāo)志著柵極電壓對漏極電流的控制能

68、力?？鐚?dǎo)定義為漏源電壓VDS一定時(shí)，漏極電流的微分增量與柵極電壓的微分增量之比，即,,2024/3/21,84,Semiconductor Devices,非飽和區(qū)跨導(dǎo) 飽和區(qū)跨導(dǎo)可見，飽和區(qū)的跨導(dǎo)隨柵壓VGS上升而增大。當(dāng)VGS=Vbi時(shí)，跨導(dǎo)達(dá)其最大值,,,,由上式可見，器件的跨導(dǎo)與溝道的寬長比（Z/L）成正比，所以在設(shè)計(jì)器件時(shí)通常都是依靠調(diào)節(jié)溝道的寬長比來達(dá)到所需要的跨導(dǎo)值。,2024/3/21,85,Semiconduc