設(shè)計(jì)約束

1、第四章第四章設(shè)計(jì)約束設(shè)計(jì)約束設(shè)計(jì)約束描述了設(shè)計(jì)的目標(biāo)，這里所說的設(shè)計(jì)目標(biāo)主要包括時延目標(biāo)和面積目標(biāo)兩部分，相應(yīng)的，設(shè)計(jì)約束也由時延約束和面積約束兩部分組成。4.1時序電路的時延約束時序電路的時延約束時序電路的時延約束主要包括時鐘主頻、輸入延時、輸出延時等內(nèi)容。4.1.1創(chuàng)建時鐘創(chuàng)建時鐘在DC中使用create_clock命令創(chuàng)建系統(tǒng)時鐘（該命令對當(dāng)前設(shè)計(jì)有效），該命令的語法如下：create_clockperiodwavefm?：設(shè)計(jì)的

2、時鐘端口?period：時鐘周期，單位一般為ns?wavefm：時鐘上升沿和下降沿的時刻，從而決定時鐘信號的占空比。一般上升沿的時刻設(shè)為0例41（為（為ddfs設(shè)計(jì)創(chuàng)建一個設(shè)計(jì)創(chuàng)建一個5ns的時鐘，時鐘端口為的時鐘，時鐘端口為clk，占空比為，占空比為1:1）current_designddfscreate_clockclk–period5–wavefm02.5由于時鐘端的負(fù)載很大，DC會使用Buffer來增加其驅(qū)動能力。但是一般情況下

3、，設(shè)計(jì)者都使用布局布線工具來完成這項(xiàng)工作，所以有必要指示DC不要對時鐘網(wǎng)絡(luò)進(jìn)行修改，可以使用以下命令：set_dont_touch_wkclk在圖形界面中，進(jìn)入ddfs的符號描述，選中其時鐘端(clk)，選擇AttributesClocksSpecify菜單。在彈出的SpecifyClock對話框的Period域中填入指定的周期值（本例中是10），在圖43中，假設(shè)時鐘周期為Tc，外部邏輯中，觸發(fā)器的傳輸延時為Td，組合邏輯M的延時為TM

4、，待綜合的邏輯中，組合邏輯N的延時為TN，觸發(fā)器的建立時間為TS。則有：Tc=TdTMTNTs(1)即：TNTs=Tc–(TdTM)(2)當(dāng)系統(tǒng)時鐘設(shè)置完畢后，Tc已經(jīng)確定，對待綜合模塊的輸入部分加以約束（即設(shè)定TNTs的值），可以通過設(shè)定TdTM來實(shí)現(xiàn)。這里的TdTM就是DC定義的（對于待綜合模塊的）輸入延時。若外部邏輯是寄存器直接輸出，則TM=0，輸入延時就是外部邏輯觸發(fā)器的延時，一般為1ns或更小。在DC中，可以使用set_inp

5、ut_delay命令來設(shè)置輸入延時（該命令對當(dāng)前設(shè)計(jì)有效），其命令格式如下：set_input_delayclockmaxmin?clock：輸入延時所參考（關(guān)聯(lián)）的時鐘?max：指定輸入延時的最大值?min：指定輸入延時的最小值?：輸入延時的大小，單位一般為ns?：設(shè)定輸入延時的端口例42（將（將ddfs設(shè)計(jì)的設(shè)計(jì)的mode輸入端的輸入延時最大值設(shè)為輸入端的輸入延時最大值設(shè)為1ns，最小值設(shè)為，最小值設(shè)為0，參考，參考（關(guān)聯(lián)）時鐘為（

6、關(guān)聯(lián)）時鐘為clk）：）：current_designddfsset_input_delay–clockclk–max1find(pt“mode”)set_input_delay–clockclk–min0find(pt“mode”)在圖形界面中，進(jìn)入ddfs的符號描述，選中mode端口，選擇AttributeOperatingEnvironmentInputDelay菜單。在彈出的InputDelay對話框的關(guān)聯(lián)時鐘選擇框中選擇clk