習(xí)題四位乘法器的設(shè)計(jì)

1、習(xí)題二、四位乘法器的設(shè)計(jì)習(xí)題二、四位乘法器的設(shè)計(jì)?問題說明：?每個(gè)學(xué)生根據(jù)自己的對于乘法運(yùn)算和乘法器設(shè)計(jì)的理解，進(jìn)行乘法器電路的設(shè)計(jì)，并用FPGA實(shí)現(xiàn)之。僅要求能夠?qū)崿F(xiàn)四位BIT的乘法運(yùn)算，其他不作約束，根據(jù)自己的理解和興趣，自由定義。?設(shè)計(jì)實(shí)驗(yàn)要求：?1各自自行定義和設(shè)計(jì)，互相要有差異化，說明自己的定義特征和設(shè)計(jì)思想要求設(shè)計(jì)至少一種電路去實(shí)現(xiàn).?2對于自行設(shè)計(jì)有特色和原理說明詳細(xì)的實(shí)驗(yàn)，即使實(shí)現(xiàn)結(jié)果有局部錯(cuò)誤，也給予高分評價(jià)。?3要求

2、設(shè)計(jì)實(shí)驗(yàn)報(bào)告內(nèi)容包括：設(shè)計(jì)定義說明、電路圖、功能仿真和時(shí)序仿真圖、實(shí)現(xiàn)后的有關(guān)資源利用等REPT文件內(nèi)容摘要。圖為：四位乘法器一個(gè)數(shù)的高四位與另一個(gè)數(shù)的低兩位乘累加器圖為：將四位二進(jìn)制乘數(shù)與低兩位二進(jìn)制數(shù)相乘累加結(jié)果與另一組四位二進(jìn)制乘數(shù)與高兩位二進(jìn)制數(shù)相乘累加結(jié)果進(jìn)行相加，最后計(jì)算出四位與四位相乘的結(jié)果。功能仿真結(jié)果：通過原理圖的輸入，后經(jīng)過功能上的仿真輸出了以下原理圖VHDL的功能實(shí)現(xiàn)代碼。libraryieeeuseieee.st

3、d_logic_1164.ALLuseieee.numeric_std.ALLsynopsystranslate_offlibraryUNISIMuseUNISIM.Vcomponents.ALLsynopsystranslate_onentityfour_bit_mul3ispt(a0:instd_logica1:instd_logica2:instd_logica3:instd_logicb0:instd_logicb1:instd