第二章 組合邏輯電路分析-含動(dòng)畫(huà)

1、第二章 組合邏輯電路分析,廣東工業(yè)大學(xué)計(jì)算機(jī)學(xué)院,本章內(nèi)容,數(shù)字邏輯電路分為兩大類組合邏輯電路（簡(jiǎn)稱組合電路）時(shí)序邏輯電路（簡(jiǎn)稱時(shí)序電路） 2.1 概述 組合電路的特點(diǎn) 、分析方法 、設(shè)計(jì)方法 2.2 常用的組合邏輯電路 編碼器 ，譯碼器 ，數(shù)據(jù)選擇器 ，數(shù)值比較器，加法器 ，乘法器 2.3 組合邏輯電路的時(shí)序分析 波形圖 ，時(shí)序分析 ，競(jìng)爭(zhēng)冒險(xiǎn),2.1 概述,輸出變量與輸入變量的邏輯關(guān)系可以用一組邏輯函數(shù)表示：,I0

2、、I1、……In-1：輸入邏輯變量Y0、Y1、……Ym-1：輸出邏輯變量,2.1.1 組合電路的特點(diǎn),邏輯功能上的特點(diǎn)任意時(shí)刻的電路輸出，僅取決于該時(shí)刻各個(gè)輸入變量的取值，與電路原來(lái)的工作狀態(tài)無(wú)關(guān)。 電路結(jié)構(gòu)上的特點(diǎn)電路中輸出到輸入之間無(wú)反饋連接。 電路由邏輯門組成，不包含任何可以存儲(chǔ)信息的具有記憶功能的邏輯元器件。,2.1.2 組合電路的分析方法,分析方法分析步驟： （1）根據(jù)給定的邏輯電路，寫出輸出函數(shù)的邏輯表達(dá)式

3、（2）進(jìn)行表達(dá)式的變換及化簡(jiǎn) （3）根據(jù)表達(dá)式列出真值表 （4）對(duì)給定電路的功能進(jìn)行邏輯描述 分析舉例 【例2-1】 【例2-2】,2.1.2 組合電路的分析方法,【例2-1】分析如圖所示的組合邏輯電路，并說(shuō)明其功能。,（4）電路功能邏輯描述： 當(dāng)輸入變量A、B取值相同時(shí)，輸出變量Y的值為0，當(dāng)A、B取值不同時(shí)，Y的值為1。該電路實(shí)現(xiàn)了“異或”邏輯功能。,2.1.2 組合電路的分析方法,【例2-2】分析如圖所示電路，說(shuō)明其

4、功能。,（4）電路功能邏輯描述：當(dāng)輸入變量A、B、C取值一致時(shí)，輸出變量Y的值為1，當(dāng)A、B、C取值不完全一致時(shí)，Y的值為0。該電路實(shí)現(xiàn)了測(cè)試輸入信號(hào)是否一致的邏輯功能，當(dāng)輸出為1時(shí)，表明三個(gè)輸入信號(hào)完全一致。具有這種功能的電路被稱作“符合”電路。,2.1.3 組合電路的設(shè)計(jì)方法,設(shè)計(jì)方法設(shè)計(jì)步驟 ：（1）列功能表：分析設(shè)計(jì)要求，進(jìn)行邏輯抽象（2）列真值表：定義輸入及輸出變量，對(duì)各輸入、輸出信號(hào)的狀態(tài)進(jìn)行賦值（根據(jù)功能表中的因

5、果關(guān)系，用0和1表示有關(guān)狀態(tài)）（3）根據(jù)真值表寫出邏輯表達(dá)式并進(jìn)行化簡(jiǎn)，得到最簡(jiǎn)與或式 （4）根據(jù)所選擇的門電路的類型，變換最簡(jiǎn)表達(dá)式，以便用所選擇的門電路實(shí)現(xiàn) （5）根據(jù)邏輯表達(dá)式畫(huà)出邏輯電路圖 設(shè)計(jì)舉例 【例2-3】,2.1.3 組合電路的設(shè)計(jì)方法,【例2-3】設(shè)計(jì)一舉重比賽的裁判表決電路。舉重比賽有三名裁判，以少數(shù)服從多數(shù)的原則確定最終判決。,（2）列真值表設(shè)定變量：用A、B、C三個(gè)變量作為輸入變量分別代表裁判1、裁判

6、2、裁判3，用Y代表最終判決結(jié)果。狀態(tài)賦值：對(duì)于輸入變量的取值，用0表示失敗，用1表示成功；對(duì)于輸出值，用0表示失敗，用1表示成功。,2.1.3 組合電路的設(shè)計(jì)方法,（4）變換表達(dá)式 使用與門和或門可實(shí)現(xiàn)用最簡(jiǎn)與或式所表示的邏輯關(guān)系 如果要用與非門實(shí)現(xiàn)該邏輯關(guān)系，可將最簡(jiǎn)與或式變換成最簡(jiǎn)與非-與非式：,,2.2 常用的組合邏輯電路,編碼器譯碼器數(shù)據(jù)選擇器數(shù)值比較器加法器乘法器,2.2.1 編碼器,1．編碼原理

7、編碼是指用文字、符號(hào)或數(shù)字表示特定對(duì)象的過(guò)程編碼器就是實(shí)現(xiàn)編碼操作的電路編碼器的結(jié)構(gòu)框圖：I0～I(xiàn)m-1對(duì)應(yīng)m個(gè)需要編碼的輸入信號(hào)Yn-1～Y0對(duì)應(yīng)n位的編碼輸出為了保證每一個(gè)輸入信號(hào)都對(duì)應(yīng)一個(gè)唯一的編碼，n和m之間的關(guān)系應(yīng)滿足關(guān)系式 2n-1＜m≤2n 設(shè)計(jì)編碼器關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計(jì)的結(jié)果也完全不同,2.2.1 編碼器,2．二進(jìn)制普通編碼器 用n位二進(jìn)制代碼對(duì)m＝2n個(gè)信號(hào)進(jìn)行編碼的

8、電路稱為二進(jìn)制編碼器。 普通編碼器：輸入信號(hào)為一組 互相排斥 的輸入信號(hào) 優(yōu)先編碼器 在任何時(shí)刻，不允許兩個(gè)或兩個(gè)以上的輸入信號(hào)同時(shí)出現(xiàn) 【例2-4】3位二進(jìn)制普通編碼器（8-3普通編碼器）的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求輸入信號(hào)有23=8個(gè)，輸出3位二進(jìn)制代碼。編碼規(guī)則：用000、001、010、011、100、101、110、111八個(gè)編碼分別表示輸入信號(hào)I0、I1、……I7。,2.2.1 編碼器,2.2.1

9、 編碼器,2.2.1 編碼器,3．二—十進(jìn)制編碼器 實(shí)現(xiàn)將十進(jìn)制數(shù)0～9轉(zhuǎn)換為二進(jìn)制代碼在設(shè)計(jì)二—十進(jìn)制編碼器前首先要選擇編碼規(guī)則【例2-5】8421BCD碼編碼器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求10個(gè)輸入（I0～I(xiàn)9）、4個(gè)輸出（Y3～Y0）的組合邏輯電路。,2.2.1 編碼器,4．優(yōu)先編碼器 普通編碼器對(duì)輸入信號(hào)的要求是互相排斥，優(yōu)先編碼器無(wú)此約束允許多個(gè)信號(hào)同時(shí)輸入，但電路只對(duì)優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼【例2-6】

10、3位二進(jìn)制優(yōu)先編碼器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 8個(gè)輸入信號(hào)（I0～I(xiàn)7） 3個(gè)輸出信號(hào)（Y2～Y0） 編碼規(guī)則：用000、001、010、011、100、101、 110、111八個(gè)編碼分別表示輸入信號(hào)I0、I1、……I7。 優(yōu)先級(jí)設(shè)定： I7的優(yōu)先級(jí)別最高，I0的優(yōu)先級(jí)最低。,2.2.1 編碼器,2.

11、2.1 編碼器,2.2.1 編碼器,5．編碼器集成電路 8線-3線優(yōu)先編碼器（74148）10線-4線優(yōu)先編碼器（74147）74HC148功能說(shuō)明：（1）EI為輸入使能端，當(dāng)EI輸入高電平時(shí)，編碼器不工作，所有輸出端輸出高電平，當(dāng)EI輸入低電平時(shí)，編碼器工作。（2）編碼器工作（EI輸入低電平）時(shí)，輸入端0~7為信號(hào)輸入端，輸入信號(hào)低電平（0信號(hào)）有效，端口7的優(yōu)先級(jí)最高，A2~A0的輸出是對(duì)輸入信號(hào)的編碼；（3）編碼器工作

12、時(shí)，若0~7輸入端均無(wú)輸入信號(hào)（均高電平），EO輸出低電平，其余輸出端輸出高電平。,2.2.1 編碼器,2.2.2 譯碼器,1．譯碼器原理 譯碼是編碼的逆過(guò)程譯碼器的結(jié)構(gòu)示意框圖 ： 一般輸入信號(hào)和輸出信號(hào)數(shù)量的關(guān)系為 2n-1＜m≤2n 2．二進(jìn)制譯碼器功能：將所輸入的各種二進(jìn)制代碼信號(hào)翻譯成對(duì)應(yīng)的輸出信號(hào) 有n個(gè)輸入變量（In-1～I(xiàn)0），m＝2n 個(gè)輸出變量（Y0~Ym-1

13、）,2.2.2 譯碼器,【例2-7】3位二進(jìn)制譯碼器的設(shè)計(jì)（又稱為3-8譯碼器 ）。 解：（1）分析設(shè)計(jì)要求 3個(gè)輸入變量，23＝8個(gè)輸出變量 。 當(dāng)輸入變量I2、I1、I0的值分別為000、001、……、111時(shí)， 對(duì)應(yīng)的輸出端Y0、Y1、……Y7產(chǎn)生輸出信號(hào)。,2.2.2 譯碼器,2.2.2 譯碼器,3．?dāng)?shù)碼顯示譯碼器 數(shù)碼顯示譯碼器是指直接用于驅(qū)動(dòng)數(shù)碼顯示器的譯碼

14、器 若需要數(shù)碼顯示器中某一個(gè)發(fā)光二極管顯示，則顯示譯碼器的相應(yīng)輸出端應(yīng)輸出高電平。,2.2.2 譯碼器,【例2-8】數(shù)碼顯示譯碼器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 輸入信號(hào)為數(shù)字0～9的編碼(8421BCD編碼方式中數(shù)字0～9所對(duì)應(yīng)的編碼為0000、0001、……、1001，顯然譯碼器輸入信號(hào)有4位（I3、I2、I1、I0）。由于共陰極LED七段數(shù)碼顯示器有7個(gè)發(fā)光二極管的陽(yáng)極需要控制，故譯碼器的輸出信號(hào)有7個(gè)，分別定義為Y

15、a、Yb、Yc、Yd、Ye、Yf、Yg。,2.2.2 譯碼器,2.2.2 譯碼器,2.2.2 譯碼器,4．譯碼器集成電路 集成的譯碼器有3線-8線譯碼器（74138）,2.2.2 譯碼器,74HC148功能說(shuō)明：（1）E1、E2、E3為輸入使能控制端，當(dāng)E1=E2=0，E3=1時(shí)，譯碼器工作；當(dāng)E1=1或E2=1或E3=0時(shí)，譯碼器不工作，所有輸出端均輸出高電平。 （2）譯碼器工作時(shí)，A0~A2為編碼輸入端，Y0~Y7為譯碼輸出，

16、輸出信號(hào)低電平有效，即編碼輸入時(shí)，對(duì)應(yīng)的輸出端輸出0信號(hào)，其余輸出端輸出1信號(hào)。,2.2.3 數(shù)據(jù)選擇器,1．?dāng)?shù)據(jù)選擇器（MUX）原理 多路輸入、單路輸出的組合邏輯電路，又稱多路選擇器或多路開(kāi)關(guān)常見(jiàn)的數(shù)據(jù)選擇器 ：2選1數(shù)據(jù)選擇器、4選1數(shù)據(jù)選擇器、8選1數(shù)據(jù)選擇器、16選1數(shù)據(jù)選擇器等等,2.2.3 數(shù)據(jù)選擇器,2． 4選1數(shù)據(jù)選擇器 【例2-9】4選1數(shù)據(jù)選擇器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求

17、 4路數(shù)據(jù)輸入信號(hào)（D0、D1、D2、D3） 1路輸出信號(hào)（Y） 2位選擇控制信號(hào)（S1、S0） S1S0＝00時(shí)，Y＝D0； S1S0＝01時(shí)，Y＝D1； S1S0＝10時(shí)，Y＝D2； S1S0＝11時(shí)，Y=D3。,2.2.3 數(shù)據(jù)選擇器,2.2.3 數(shù)據(jù)選擇器,3．?dāng)?shù)據(jù)選擇器的設(shè)計(jì)規(guī)律,2.2.3 數(shù)據(jù)選擇器,4．?dāng)?shù)據(jù)選擇器集成電路 4

18、選1數(shù)據(jù)選擇器（74153）8選1數(shù)據(jù)選擇器（74151）,2.2.3 數(shù)據(jù)選擇器,說(shuō)明：74HC153中含有2個(gè)4選1數(shù)據(jù)選擇器 nE（n=0,1）為低電平有效的輸出使能控制端 nE=1：芯片不工作，輸出低電平 nE=0：芯片正常工作,2.2.4 數(shù)值比較器,1．?dāng)?shù)值比較器原理 數(shù)值比較器是用于比較兩個(gè)數(shù)的數(shù)值大小的邏輯元器件。 數(shù)值比較器的示意

19、圖 ： 輸出變量： gt表示A大于B eq表示A等于B lt表示A小于B2． 1位二進(jìn)制數(shù)比較器 【例2-10】1位二進(jìn)制數(shù)值比較器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 輸入有

20、兩個(gè)信號(hào)，用A、B表示 輸出有三個(gè)信號(hào)，分別用gt、eq、lt代表大于、等于、小于的比較結(jié)果 gt＝1表示A＞B，gt＝0表示A≯B eq＝1表示A＝B，eq＝0表示A≠B lt＝1表示A＜B，lt＝0表示A≮B,2.2.4 數(shù)值比較器,2.2.4 數(shù)值比較器,3．多位二進(jìn)制數(shù)比較器 比較的方法：從高位向低位逐位依次進(jìn)行比較當(dāng)被比較的兩個(gè)高位數(shù)

21、字不等時(shí)，即可得到比較結(jié)果只有當(dāng)兩個(gè)高位的數(shù)字相同時(shí)，才比較較低位的數(shù)字 【例2-11】4位二進(jìn)制數(shù)比較器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 輸入信號(hào)分別為A數(shù)（A3A2A1A0）、B數(shù)（B3B2B1B0） 輸出信號(hào)仍然是gt、eq、lt ∵比較的方法：從高位向低位逐位比較 ∴設(shè)定中間變量gt3～gt0，eq3～eq0，lt3~lt0

22、 分別對(duì)應(yīng)各相應(yīng)位置的二進(jìn)制數(shù)的比較結(jié)果,2.2.4 數(shù)值比較器,2.2.4 數(shù)值比較器,2.2.4 數(shù)值比較器,4．?dāng)?shù)值比較器集成電路 集成的數(shù)值比較器有4位比較器（7485）,2.2.4 數(shù)值比較器,說(shuō)明：Cascading Inputs中的3輸入信號(hào)是級(jí)聯(lián)輸入信號(hào)，主要用于多個(gè)74HC85聯(lián)合構(gòu)成多位數(shù)值比較器（例如2個(gè)74HC85可構(gòu)成8位數(shù)值比較器）時(shí)，芯片之間的連接。,2.2.5 加法器,1．加法器原

23、理 加法器是進(jìn)行算數(shù)加法運(yùn)算的邏輯元器件。 加法器的示意圖 ： 2．1位二進(jìn)制加法器 半加運(yùn)算：兩個(gè)1位二進(jìn)制數(shù)的相加，不考慮由低位來(lái)的進(jìn)位。半加器：實(shí)現(xiàn)半加運(yùn)算的邏輯電路。全加運(yùn)算：兩個(gè)1位二

24、進(jìn)制數(shù)的相加，考慮由低位來(lái)的進(jìn)位。全加器：實(shí)現(xiàn)全加運(yùn)算的邏輯電路。,2.2.5 加法器,【例2-12】半加器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 2個(gè)輸入信號(hào)：加數(shù)A、B 2個(gè)輸出信號(hào)：S、進(jìn)位Cout 加法法則：0+0＝0，0+1＝1，1+1＝10,2.2.5 加法器,【例2-13】全加器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 3個(gè)輸入信號(hào)：加數(shù)A、B，來(lái)自低

25、位的進(jìn)位Cin 2個(gè)輸出信號(hào)：S、進(jìn)位Cout,2.2.5 加法器,2.2.5 加法器,3．多位二進(jìn)制進(jìn)位加法器 （1）串行進(jìn)位加法器 優(yōu)點(diǎn)：電路簡(jiǎn)單，連接方便缺點(diǎn)：高位相加必須等到低位相加完成，形成進(jìn)位后，才能進(jìn)行 導(dǎo)致運(yùn)算速度較慢。 （2）超前進(jìn)位加法器 超前進(jìn)位：來(lái)至低位的進(jìn)位信號(hào)直接通過(guò)邏輯電路獲得，無(wú)需再?gòu)淖畹臀婚_(kāi)始向高位逐位傳遞進(jìn)位信號(hào)。,2.2.5 加法器,

26、【例2-14】4位超前進(jìn)位加法器的設(shè)計(jì)。 解：（1）分析設(shè)計(jì)要求 設(shè)加法器的兩個(gè)加數(shù)分別為A（A3、A2、A1、A0）及B（B3、B2、B1、B0），相加后的和為S（S3、S2、S1、S0），進(jìn)位為C，再設(shè)各個(gè)位置上的數(shù)相加后所輸出的進(jìn)位為C3、C2、C1、C0，設(shè)C-1為低位向0位的進(jìn)位。,2.2.5 加法器,4．加法器集成電路 常用集成的加法器有7483、74283，它們都是4位二進(jìn)制超前進(jìn)位加法器,2.2.6 乘法器,

27、1．乘法器原理 無(wú)符號(hào)二進(jìn)制數(shù)的乘法和十進(jìn)制數(shù)的乘法相似。 乘法原理：兩個(gè)無(wú)符號(hào)數(shù)相乘采用的是移位相加的方法，也就是由低位到高位，將乘數(shù)中的每一位乘以被乘數(shù)，得到部分積，移位這些部分積，再相加

28、，就可得到最后結(jié)果。 一個(gè)N×N的乘法器，有兩個(gè)N位的乘數(shù)輸入端及2N位乘積輸出。,2.2.6 乘法器,2．乘法器的實(shí)現(xiàn) 以4×4乘法器為例，乘法器的輸入信號(hào)為被乘數(shù)A（A3A2A1A0）及乘數(shù)B（B3B2B1B0），輸出為乘積P（P7~P0）。部分積的計(jì)算可通過(guò)與門（AND）實(shí)現(xiàn) 若要將部分積移位相加，還需要3個(gè)4位加法器進(jìn)行加法運(yùn)算,,2.3 組合邏輯電路的時(shí)序分析,1．組合邏輯電路的波形圖 在給出

29、了輸入變量隨時(shí)間變化的波形后，根據(jù)函數(shù)中變量之間的邏輯關(guān)系，以及高低電平的正負(fù)邏輯關(guān)系，即可得到輸出變量隨時(shí)間變化的波形，這就是波形圖，也稱時(shí)序圖。 【例2-15】函數(shù) ，給定A、B的輸入波形，畫(huà)出輸出變量Y的波形。,2.3 組合邏輯電路的時(shí)序分析,【例2-16】畫(huà)出圖2-14所示的譯碼器，給定輸入I2、I1、I0的波形時(shí)，輸出Y0～Y7的波形圖。,2.3 組合邏輯電路的時(shí)序分析,例：畫(huà)出74HC138

30、（3－8譯碼器）的輸出波形。,∵74HC138的輸出以低電平為有效信號(hào)∴當(dāng)輸入波形給定時(shí)，輸出波形如圖：,2.3 組合邏輯電路的時(shí)序分析,2．時(shí)序分析 實(shí)際電路的信號(hào)傳送過(guò)程中，信號(hào)經(jīng)過(guò)任何一個(gè)門電路都會(huì)產(chǎn)生時(shí)間延遲，這就會(huì)使得電路中，當(dāng)輸入信號(hào)達(dá)到穩(wěn)定狀態(tài)后，輸出并不會(huì)立刻達(dá)到穩(wěn)定的狀態(tài)。組合電路的復(fù)雜度不同，傳輸延遲tpd （propagation delay）也不相同。一個(gè)電路的傳輸延遲應(yīng)考慮的是從輸入改變直到一個(gè)或多個(gè)輸出

31、達(dá)到他們最終的值所經(jīng)歷的最長(zhǎng)時(shí)間。傳輸延遲除了會(huì)影響電路的速度，還會(huì)引起電路的競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題。,2.3 組合邏輯電路的時(shí)序分析,3．組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)及其原因 組合電路中，當(dāng)輸入信號(hào)發(fā)生變化后，在輸出達(dá)到穩(wěn)定之前，輸出端可能出現(xiàn)異常的虛假信號(hào)（干擾脈沖），這種現(xiàn)象被稱作競(jìng)爭(zhēng)冒險(xiǎn)。 競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的原因：任何一個(gè)門電路，只要有兩個(gè)輸入信號(hào)同時(shí)向相反的方向變化，由于信號(hào)時(shí)間上不能完全同步，其輸出端就可能產(chǎn)生干擾脈沖。 例：

32、 ，當(dāng)AB信號(hào)同時(shí)由00變成11時(shí)，輸出端出現(xiàn)了瞬間的高電平（干擾脈沖）。,2.3 組合邏輯電路的時(shí)序分析,有時(shí)，在一些邏輯關(guān)系中，即使只有一個(gè)輸入變量的狀態(tài)改變，也可能導(dǎo)致競(jìng)爭(zhēng)冒險(xiǎn)的問(wèn)題。 例：函數(shù) ，當(dāng)B=C=1時(shí)，A的值由1變成0，輸出端產(chǎn)生了瞬間的0（低電平）干擾信號(hào)。,2.3 組合邏輯電路的時(shí)序分析,4．競(jìng)爭(zhēng)冒險(xiǎn)的解決方案 對(duì)于與門、與非門、或門、或非門電路來(lái)說(shuō)，當(dāng)兩個(gè)輸入信號(hào)同時(shí)由0、1變換成1、0時(shí)

33、，即可判斷存在競(jìng)爭(zhēng)冒險(xiǎn)。 對(duì)于單個(gè)變量改變狀態(tài)時(shí)是否會(huì)引發(fā)的競(jìng)爭(zhēng)冒險(xiǎn)情況，可用邏輯函數(shù)的卡諾圖來(lái)進(jìn)行判定。,2.3 組合邏輯電路的時(shí)序分析,要解決競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題，可采取以下幾個(gè)措施： （1）選通法 使用時(shí)應(yīng)注意輸出端所使用的門電路不同，選通信號(hào)應(yīng)有所不同，對(duì)于輸出端是與門或與非門輸出的，選通信號(hào)為高電平，如果是或門或者或非門輸出，則選通信號(hào)應(yīng)為低電平。 （2）濾波法 使用濾波電容的方法簡(jiǎn)單，但電容的使用會(huì)使輸出波形的邊沿

34、變差，影響電路的動(dòng)態(tài)特性。因而電容選擇不宜太大，一般幾百pF即可。,2.3 組合邏輯電路的時(shí)序分析,（3）增加冗余項(xiàng)法 當(dāng)競(jìng)爭(zhēng)冒險(xiǎn)是由單個(gè)變量的值發(fā)生變化引起時(shí)，可用增加冗余項(xiàng)的方法予以解決。 例：在前面介紹的函數(shù) 的卡諾圖中，將兩個(gè)分屬不同包圍圈但相鄰的最小項(xiàng)合并，增加一個(gè)圈，則對(duì)應(yīng)的表達(dá)式變成了 ∵當(dāng)B=C=1時(shí)，BC與門輸出的1使輸出端輸出波形維持高電平 ∵瞬間的低電平干擾脈沖