55nm金屬硬掩膜一體化刻蝕工藝的研發(fā)和優(yōu)化.pdf

1、上海交通大學(xué)碩士學(xué)位論文55nm金屬硬掩膜一體化刻蝕工藝的研發(fā)和優(yōu)化碩士研究生：昂開渠學(xué)號：1142102057導(dǎo)師：王英副導(dǎo)師：江旻申請學(xué)位：工程碩士學(xué)科：集成電路工程所在單位：微電子學(xué)院答辯日期：2016年11月授予學(xué)位單位：上海交通大學(xué)上海交通大學(xué)碩士學(xué)位論文I55nm金屬硬掩膜一體化刻蝕工藝的研發(fā)和優(yōu)化摘要隨著超大規(guī)模集成電路(VLSI)的特征尺寸不斷縮小，為降低RC延遲的影響，后段集成普遍采用低介電介質(zhì)材料（Lowk材料）雙大

2、馬士革銅互聯(lián)工藝。在諸多的雙大馬士革結(jié)構(gòu)刻蝕工藝中，金屬硬掩膜一體化刻蝕工藝是迄今為止最為先進(jìn)的工藝。與傳統(tǒng)光刻膠掩膜工藝相比，金屬硬掩膜(氮化鈦TiN)的引入帶來了特征尺寸（CD）可控性強(qiáng)、工藝延展性大，介質(zhì)膜損傷小等優(yōu)點；但同時由于大量金屬成分的介入，也給工藝控制帶來了一系列負(fù)面影響。本文著重就55nm金屬硬掩膜一體化刻蝕工藝存在的TiN硬掩膜過刻蝕問題、TiN表面金屬副產(chǎn)物殘留問題、金屬副產(chǎn)物引起的刻蝕殘留問題展開課題研究并提出改

3、善方案。通過DOE方法找出高刻蝕選擇比的條件，解決了TiN硬掩膜過刻蝕問題和金屬硬掩膜表面殘留缺陷問題；通過優(yōu)化前處理步驟（Precondition）和在步驟轉(zhuǎn)換之間增加過渡步驟，有效解決了刻蝕殘留缺陷問題。開發(fā)出的新工藝條件：氧化膜的過刻蝕量~30%、SiCN的過刻蝕量~100%，符合規(guī)格；電性指標(biāo)驗證：工藝時間10%窗口驗證數(shù)據(jù)導(dǎo)線電阻測試及孔洞接觸電阻均在規(guī)格內(nèi)（導(dǎo)線電阻規(guī)格：0.1750.1ΩSQR；孔洞接觸電阻規(guī)格：2.81.