65nm溝槽刻蝕工藝研發(fā).pdf

1、隨著半導(dǎo)體技術(shù)進入微納米技術(shù)代,互連延遲成為影響芯片速度的主要因素。由此引入銅和低介電常數(shù)電介質(zhì)(low-k)材料作為互聯(lián)的材料,并且成為了半導(dǎo)體制造工藝的主流,但同時也帶來了一系列新的問題,對制造工藝提出了更大的挑戰(zhàn),尤其是金屬溝槽的刻蝕工藝:由于取消了介電常數(shù)較高的刻蝕阻擋層,反應(yīng)離子刻蝕延遲效應(yīng)(RIE LAG)給電特性的控制增加了很大難度,并且對良品率造成了不良影響;由于工作電壓的降低速度跟不上特征尺寸縮小的速度,導(dǎo)線和導(dǎo)線間的

2、電場強度越來越大,而低介電常數(shù)材料本身材質(zhì)較為疏松,導(dǎo)致小尺寸和銅/低介電常數(shù)材料集成工藝面臨的時間相關(guān)絕緣層擊穿壽命(TDDB)問題越來越嚴(yán)重;雙大馬士革刻蝕工藝帶來金屬溝槽刻蝕工藝的復(fù)雜化,異常放電等問題也更容易發(fā)生。本文以65nm金屬溝槽刻蝕工藝的研發(fā)為背景,對以上問題進行了研究和改善:通過使用更高射頻頻率的設(shè)備和引入CH2F2作為刻蝕氣體,有效改進了反應(yīng)離子刻蝕延遲效應(yīng)(RIE LAG);對TDDB的原理和公式進行分析,通過實驗