65nm高性能SRAM體系架構(gòu)及電路實(shí)現(xiàn).pdf

1、嵌入式SRAM作為SoC芯片的重要組成部分，其性能決定了高性能SoC整體性能的提升。近年來(lái)，雖然得益于集成電路設(shè)計(jì)方法，EDA技術(shù)及集成電路制造工藝的發(fā)展，嵌入式SRAM在速度，密度及功耗等性能指標(biāo)上得到了很大程度的提升，但是微處理器的處理速度的提升高于SRAM性能提升速度，因此SRAM性能的進(jìn)一步提高仍然是高性能SoC的迫切需求。
　　 本論文基于國(guó)家核高基重大專項(xiàng)《嵌入式CPUSRAM編譯器關(guān)鍵技術(shù)研究》在SMIC65nm工

2、藝下實(shí)現(xiàn)了一款16Kb高性能SRAM設(shè)計(jì)。為滿足在1.2V，典型工藝角，室溫下讀出延時(shí)(Tcq)小于800ps，面積小于28826.512um2的設(shè)計(jì)指標(biāo)，本論文從SRAM整體架構(gòu)設(shè)計(jì)，高性能譯碼電路設(shè)計(jì)，精確時(shí)序電路產(chǎn)生，面積優(yōu)化等多方面進(jìn)行了優(yōu)化設(shè)計(jì)。
　　 首先，本論文對(duì)現(xiàn)有的SRAM架構(gòu)設(shè)計(jì)方法的優(yōu)缺點(diǎn)，適用條件做了詳細(xì)的分析。在分析的基礎(chǔ)上，根據(jù)本論文中16KbSRAM的特點(diǎn)，選擇存儲(chǔ)陣列劃分的架構(gòu)設(shè)計(jì)方法來(lái)實(shí)現(xiàn)該16

3、KbSRAM。為選擇最優(yōu)的陣列劃分方法，文中對(duì)兩種劃分方法進(jìn)行仿真驗(yàn)證，比較其性能及實(shí)現(xiàn)面積，選擇了其中一種最優(yōu)的SRAM架構(gòu)實(shí)現(xiàn)方法；其次，考慮到精確的SRAM時(shí)序產(chǎn)生電路設(shè)計(jì)能有效的提高SRAM的整體工作速度，降低功耗，本論文對(duì)精確的SRAM時(shí)序產(chǎn)生電路進(jìn)行了詳細(xì)而深入的分析。早期采用反相器鏈來(lái)實(shí)現(xiàn)時(shí)序控制的方式存在反相器延時(shí)不能有效跟隨存儲(chǔ)單元讀操作放電延時(shí)的問(wèn)題，而且在深亞微米工藝下，工藝偏差增大，這種問(wèn)題越來(lái)越突出。為解決反相

4、器鏈時(shí)序產(chǎn)生電路的缺陷，電容比及電流比復(fù)制位線技術(shù)被提出，這兩種復(fù)制位線技術(shù)采用冗余的復(fù)制列及復(fù)制單元來(lái)模擬存儲(chǔ)單元的讀操作以產(chǎn)生SPAM控制信號(hào)。電容比及電流比復(fù)制位線技術(shù)中復(fù)制列的單元與存儲(chǔ)陣列單元一致，保證復(fù)制列的寄生電容與存儲(chǔ)陣列的位線寄生電容一致，復(fù)制單元讀操作電流與當(dāng)前讀操作單元電流一致，因此能準(zhǔn)確的跟隨SRAM讀操作放電延時(shí)。上述兩種技術(shù)只能保證在固定電源電壓下時(shí)序信號(hào)的精確產(chǎn)生，當(dāng)SRAM工作在某一電壓范圍內(nèi)時(shí)，采用電容

5、比及電流比技術(shù)實(shí)現(xiàn)時(shí)序控制時(shí)出現(xiàn)隨電源電壓變化，位線放電延時(shí)增加，降低了SRAM性能的問(wèn)題。本論文針對(duì)工作在一定電壓范圍內(nèi)的SRAM。創(chuàng)造性的提出一種可編程復(fù)制位線技術(shù)保證SRAM在所有工作電壓下均能精確產(chǎn)生時(shí)序信號(hào)，仿真與測(cè)試結(jié)果均顯示本文中提出的可編程復(fù)制位線技術(shù)很好地提升了SRAM性能；再次，本論文通過(guò)對(duì)現(xiàn)有譯碼電路結(jié)構(gòu)形式及特點(diǎn)進(jìn)行了分析比較，選擇全靜態(tài)譯碼邏輯來(lái)實(shí)現(xiàn)本論文中16KbSRAM。在對(duì)譯碼電路中晶體管進(jìn)行尺寸設(shè)定時(shí)，

6、采用邏輯努力分析方法，確定在65nm工藝下獲得最優(yōu)延時(shí)的邏輯門的扇出值。考慮到65nm工藝下，線延時(shí)已經(jīng)能夠與邏輯門延時(shí)相比擬，特別是在SRAM中從預(yù)譯碼到二級(jí)譯碼需經(jīng)過(guò)很長(zhǎng)互連線的情況，本論文討論了采用包含互連線延時(shí)的邏輯路徑設(shè)計(jì)方法，并最終實(shí)現(xiàn)了本論文中的高速譯碼電路。
　　 本論文實(shí)現(xiàn)的16KbSRAM在典型電壓下后仿讀出延時(shí)為540ps，滿足了設(shè)計(jì)指標(biāo)。在SMIC65nm工藝下的流片測(cè)試結(jié)果表明該16KbSRAM能工作在