基于65nm CMOS工藝的8Gbps時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信息技術(shù)日益進(jìn)步，高密度計(jì)算、網(wǎng)絡(luò)通信、密集圖像處理、海量數(shù)據(jù)傳輸?shù)葘?duì)I/O端口的帶寬以及芯片間的傳輸速度要求越來(lái)越高。時(shí)鐘數(shù)據(jù)恢復(fù)（Clock and Data Recovery，CDR）電路是Serdes系統(tǒng)中的關(guān)鍵模塊，制約著Serdes的最高傳輸速率。CDR電路的作用是負(fù)責(zé)從接收到的不含時(shí)鐘的串行數(shù)據(jù)流中恢復(fù)出時(shí)鐘與數(shù)據(jù)。本文選用65nm CMOS工藝設(shè)計(jì)與實(shí)現(xiàn)了一款應(yīng)用于Serdes IP核的8Gbps時(shí)鐘數(shù)據(jù)恢復(fù)電路，論

2、文的工作主要分為以下幾個(gè)方面：
　　首先，對(duì)CDR進(jìn)行電路級(jí)設(shè)計(jì)，技術(shù)要點(diǎn)主要從以下幾方面展開(kāi)：選擇能夠快速捕獲，穩(wěn)定性強(qiáng)的PS/PI型結(jié)構(gòu)；采用多級(jí)結(jié)構(gòu)設(shè)計(jì)模擬模塊，提高系統(tǒng)工作頻率；設(shè)計(jì)二階數(shù)字濾波器解決頻差跟蹤問(wèn)題。本次設(shè)計(jì)的CDR支持半速、全速、倍速三種工作模式，支持?jǐn)?shù)據(jù)的速率為1.25、2.5、3.125、5、6.25、8Gbps。電路主要由相位插值、占空比調(diào)節(jié)環(huán)路、高速采樣、串并轉(zhuǎn)換、模式轉(zhuǎn)換、二階數(shù)字濾波器組成。

3、r>　　其次，在CDR電路設(shè)計(jì)與前仿真通過(guò)后，對(duì)CDR進(jìn)行版圖設(shè)計(jì)。相位插值模塊是CDR電路中最重要的模塊，也屬于噪聲敏感電路，采用深阱工藝實(shí)現(xiàn)PI版圖。CDR版圖中模式轉(zhuǎn)換模塊的版圖面積為200μm×120μm，其他模塊總面積為820μm×360μm。其中深阱區(qū)域版圖面積為160μm×260μm；二階數(shù)字濾波器的版圖面積為440μm×360μm。
　　最后，對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證與分析，CDR整體電路及版圖在輸入數(shù)據(jù)速率不同情況下，

4、能夠正確恢復(fù)出時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)，電路的功耗為76.7 mW，對(duì)CDR進(jìn)行后仿真，在輸入數(shù)據(jù)低于6.25Gb/s時(shí)，恢復(fù)數(shù)據(jù)眼圖張開(kāi)大于0.88UI，在輸入數(shù)據(jù)為8Gb/s時(shí)，恢復(fù)數(shù)據(jù)眼圖張開(kāi)0.751UI。在輸入數(shù)據(jù)中加入500 ppm頻差， CDR能夠跟蹤。在輸入數(shù)據(jù)中加入2MHz抖動(dòng)，恢復(fù)數(shù)據(jù)的確定性抖動(dòng)低于0.3UI。對(duì)PI進(jìn)行前仿真，PI帶寬為7.6GHz，DNL的最大值為0.5°，INL值為3°；后仿真顯示，DNL值低于1.