65nm CMOS工藝10-Gb-s全速率CDR電路設計.pdf

1、時鐘與數(shù)據(jù)恢復(Clock and Data Recovery, CDR)電路是光通信用集成電路的關鍵模塊，在光傳輸網(wǎng)絡中扮演著重要角色。隨著CMOS工藝的不斷發(fā)展，晶體管的特征頻率越來越高，使用標準CMOS工藝設計高速CDR電路成為現(xiàn)實。
　　 本文首先介紹了CDR電路的工作原理，給出了幾種最常用CDR電路的概述和比較性研究，分析了各自的電路構成、重要特性以及主要的應用領域。詳細介紹了鎖相環(huán)(Phase Locked Loop

2、，PLL)型CDR電路的設計方法和抖動特性。采用TSMC65nm CMOS GP工藝設計了一款10-Gb/s全速率CDR電路芯片。該CDR電路為雙環(huán)結構，鎖頻環(huán)對鎖相環(huán)起輔助頻率捕獲作用。為了同時滿足ITU-TG.8251的抖動容限和抖動傳遞指標，該CDR使用了抖動衰減鎖相環(huán)(Jitter Attenuation PLL)對恢復出的時鐘低通濾波、限制帶寬。
　　 電路的主要模塊包括:鑒相器(PD)、鑒頻鑒相器(PFD)、高速電荷

3、泵(CP)、LC壓控振蕩器(LC-VCO)以及環(huán)路濾波器(LPF)和分頻器(Divider)等。由于采用全速率結構，電路的很多模塊采用電流模邏輯(CML)。
　　 本文給出了10-Gb/s全速率CDR的電路設計、版圖設計和后仿真結果。CDR電路恢復出的10-GHz時鐘的輸出擺幅為300mV，峰峰抖動為5.17ps，恢復出的10-Gb/s數(shù)據(jù)的輸出擺幅為280mV，峰峰抖動為2.3ps。在電源電壓為1V時電路核心功耗為76.7mW