基于65nm CMOS工藝的系統(tǒng)芯片專用模擬IP研究與設(shè)計(jì).pdf

1、隨著集成電路設(shè)計(jì)能力和工藝水平的高速發(fā)展，使得系統(tǒng)芯片(SOC，System On Chip)的設(shè)計(jì)成為可能，SOC的出現(xiàn)極大地提高了產(chǎn)品的性能，然而隨著其集成度和復(fù)雜度的不斷提高，知識(shí)產(chǎn)權(quán)模塊(IP, Intellectual Property)的重用技術(shù)顯得尤為重要，它成功解決了集成規(guī)模和設(shè)計(jì)效率之間的矛盾，其中模擬IP作為其重要組成部分，直接影響系統(tǒng)芯片的性能，現(xiàn)有的SOC對(duì)模擬IP的精度、功耗、面積等要求極高。然而隨著工藝技術(shù)的

2、發(fā)展，模擬器件受寄生效應(yīng)和工藝波動(dòng)的影響更加明顯，使得已有的模擬IP已難以滿足高精度系統(tǒng)芯片的要求。本文在納米工藝下，針對(duì)信息安全系統(tǒng)芯片的特殊要求，對(duì)其模擬IP的進(jìn)行研究與設(shè)計(jì)。
　　論文首先介紹了IP的發(fā)展背景與研究現(xiàn)狀，對(duì)不同IP的設(shè)計(jì)方法做了概括，并研究了模擬IP設(shè)計(jì)中常用到的關(guān)鍵模塊，包括基準(zhǔn)電壓源和比較器，對(duì)其基本理論及常用結(jié)構(gòu)進(jìn)行了分析?；赟MIC65 nm CMOS工藝，結(jié)合上述基本模塊的理論基礎(chǔ)，分別設(shè)計(jì)了高精

3、度的電壓檢測(cè)IP和頻率檢測(cè)IP。
　　論文設(shè)計(jì)的電壓檢測(cè)IP是基于低壓帶隙基準(zhǔn)電壓源結(jié)構(gòu)，可用于0.9 V到3.3 V多電壓范圍的精確檢測(cè)，且檢測(cè)電壓閾值可自定義配置。結(jié)合其電路模塊設(shè)計(jì)作了詳細(xì)分析，并對(duì)其完成了版圖設(shè)計(jì)，版圖面積為0.37×0.31 mm2。仿真結(jié)果表明，在溫度為-40～100℃范圍內(nèi)，電壓檢測(cè)誤差可保持在1％內(nèi)，功耗為25μW。
　　論文設(shè)計(jì)的頻率檢測(cè)IP是在傳統(tǒng)的頻率檢測(cè)器的基礎(chǔ)上，基于數(shù)字控制和模擬檢