65nm下的TD-SCDMA芯片低功耗后端實現(xiàn).pdf_第1頁
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文檔簡介

1、近些年來,隨著集成電路的特征尺寸的不斷縮小,集成電路的集成度和速度不斷提高,集成電路的功耗也變得越來越高。除了面積、時序之外,功耗上的優(yōu)化也成為IC設計業(yè)的一個重要目標。技術的進步使得電子產(chǎn)品的更新速度越來越快,而其中芯片的設計公司所面臨著成本、及時上市的壓力,怎樣更好更快的完成芯片的設計成為公司必需要研究的。
　　 本文研究了CMOS電路功耗的來源以及在各個設計層次可以采取的降低功耗一些基本方法。本文以TSMC65nm工藝的T

2、D-SCDMA芯片為例,結合Synopsys公司Design Compiler和IC Compier等EDA工具,研究了IC后端實現(xiàn)中的一些低功耗綜合的方法以及在超深亞微米設計中越來越多的電源電壓管理技術,主要內(nèi)容包括門控時鐘的插入,采用多閾值電壓的標準單元作為目標庫綜合來降低泄漏功耗,同時介紹了Design Compiler基于Topography技術的邏輯綜合流程以及在IC Compiler中電源門控方法的實現(xiàn)流程。由于公司目前的流

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