超深亞微米SOC芯片的低功耗后端設(shè)計(jì).pdf

1、基于高效的集成性能,片上系統(tǒng)芯片(SOC,System-on-Chip)已經(jīng)成為當(dāng)前微電子芯片發(fā)展的必然趨勢(shì)。隨著集成電路特征線寬的持續(xù)縮小以及芯片密度和工作頻率的相應(yīng)增加,功耗也會(huì)相應(yīng)的增加,由此會(huì)帶來一系列問題,例如電路參數(shù)漂移、可靠性下降、芯片封裝成本增加等。因此降低功耗已經(jīng)成為深亞微米(DSM)和超深亞微米(VDSM)超大規(guī)模集成電路設(shè)計(jì)中的一個(gè)主要考慮因素。可見,系統(tǒng)的功耗在整個(gè)系統(tǒng)設(shè)計(jì)中,尤其是在采用電池供電的系統(tǒng)中顯得十分

2、重要。SOC的低功耗設(shè)計(jì)將變成一個(gè)越來越重要且必須面臨的問題。其次,在超深亞微米工藝下,由于互連延時(shí)在總延時(shí)中所占比重加大,連線間距及供電電壓的減小,使得時(shí)序、信號(hào)完整性問題成為影響集成電路后端設(shè)計(jì)的主要因素。過去,成品率完全取決于代工廠的制造水平,而現(xiàn)在更多的將依賴于設(shè)計(jì)本身的特征。這些VDSM階段SOC設(shè)計(jì)所面臨的問題對(duì)后端設(shè)計(jì)方法提出了更高的要求與挑戰(zhàn)。
　　 本文針對(duì)這些問題與挑戰(zhàn),采用理論闡述與具體設(shè)計(jì)相結(jié)合的方式,完

3、成了以下幾個(gè)方面的工作:
　　 1.設(shè)計(jì)了一套VDSM工藝下的基于IC Compiler的低功耗后端設(shè)計(jì)流程,并且最大程度地實(shí)現(xiàn)了腳本化運(yùn)行。
　　 2.通過多電源域的版圖布局規(guī)劃法實(shí)現(xiàn)了SOC芯片的低功耗設(shè)計(jì)。
　　 3.在時(shí)鐘樹綜合中通過平衡時(shí)鐘偏差來保證高速時(shí)鐘的時(shí)序收斂。
　　 4.解決VDSM設(shè)計(jì)布線環(huán)節(jié)中的信號(hào)串?dāng)_問題。
　　 5.在IC后端設(shè)計(jì)中加入面向良品率的設(shè)計(jì)(DFY)。