GHz DDS SOC芯片的高速低功耗物理設(shè)計(jì).pdf

1、數(shù)字集成電路的物理設(shè)計(jì)是集成電路設(shè)計(jì)的物理實(shí)施過程，也稱為后端設(shè)計(jì)，是整個(gè)系統(tǒng)芯片設(shè)計(jì)中必不可少的一個(gè)環(huán)節(jié)，它不僅關(guān)系到整個(gè)設(shè)計(jì)的功能正確與否，而且對(duì)電路的性能、面積和功耗有很大的影響，因此具有非常重要的作用。物理設(shè)計(jì)的主要任務(wù)是布局和布線，其實(shí)施過程十分依賴于EDA工具。
　　論文使用各種EDA工具實(shí)現(xiàn)了14位1GHzDDS芯片數(shù)字模塊的物理設(shè)計(jì)。論文基于CadenceEncounter工具，完成了14位1GHzDDS芯片數(shù)字模

2、塊設(shè)計(jì)的布局布線，包括設(shè)計(jì)導(dǎo)入、布圖規(guī)劃、電源網(wǎng)絡(luò)規(guī)劃、標(biāo)準(zhǔn)單元布局、時(shí)鐘樹綜合、布線和功耗分析;基于MentorCalibre工具，對(duì)自動(dòng)布局布線工具生成的版圖進(jìn)行了物理驗(yàn)證，主要包括設(shè)計(jì)規(guī)則檢查和電路規(guī)則檢查;最后采用SynopsysPrimeTime工具完成了時(shí)序分析，保證了設(shè)計(jì)的性能。
　　論文基于SMIC0.18μm1P6M標(biāo)準(zhǔn)CMOS工藝庫，采用4個(gè)DDS核并行轉(zhuǎn)串行的方式實(shí)現(xiàn)了14位1GHzDDS。數(shù)字模塊的有效面積