基于28納米工藝的光通信芯片低功耗物理設(shè)計.pdf

1、隨著工藝的的發(fā)展,當今的片上系統(tǒng)芯片不僅要求有最小的面積,最優(yōu)的性能,還要有最低的功耗。低功耗設(shè)計首先要求有較低的功耗值,這樣設(shè)備使用時間更長,還要求有較好的電壓降值來保證電路的性能。隨著臺積電28納米工藝的成熟,現(xiàn)功耗結(jié)構(gòu)已經(jīng)發(fā)生了變化,這就要求設(shè)計者積極應(yīng)對這些變化,在設(shè)計每個階段注意細節(jié),挖掘并嘗試新方法來最大程度降低功耗。隨著工藝的發(fā)展,芯片面積和線寬越來越小,功耗密度不斷增大,給后端物理設(shè)計者帶來了極大的挑戰(zhàn)。
　　本文

2、首先從物理層次上來分析功耗的結(jié)構(gòu)及產(chǎn)生機理。闡述了伴隨工藝的發(fā)展,功耗結(jié)構(gòu)比例的變化。在此基礎(chǔ)上,對系統(tǒng)級,代碼設(shè)計級,綜合級的低功耗設(shè)計方法學進行研究。
　　對于電路級的低功耗設(shè)計,即為物理實現(xiàn)階段采取的低功耗策略。在第三章中,實現(xiàn)了一款基于28納米工藝光通信芯片的低功耗物理設(shè)計。由于工作頻率高達2.7GHz,所以功耗和電壓降將會是除了性能之外的一個很大的瓶頸。主要講述的是模數(shù)轉(zhuǎn)換器子系統(tǒng)級的物理設(shè)計,闡述整個項目物理實現(xiàn)過程,