10G-EPON中的高速CDR電路設(shè)計(jì).pdf

1、為了滿足用戶對低成本、大容量、超寬帶和高質(zhì)量通信服務(wù)的需求，目前接入網(wǎng)正逐步從傳統(tǒng)的數(shù)字用戶線網(wǎng)絡(luò)轉(zhuǎn)向全新的光纖到戶網(wǎng)絡(luò)。在眾多的光纖到戶網(wǎng)絡(luò)中，10G-EPON結(jié)合了萬兆以太網(wǎng)和無源光網(wǎng)絡(luò)的技術(shù)優(yōu)勢，并且能夠向下兼容于現(xiàn)有的1G-EPON網(wǎng)絡(luò)，因此成為其中較為理想的解決方案之一。而在10G-EPON的物理層中，CDR電路是最為關(guān)鍵的單元電路之一，也是高速接口速率提升的主要瓶頸。
　　目前，主流的高速CDR電路大多應(yīng)用于10Gbi

2、t/s（及以上）的光纖接口中，并且采用了成本較低的標(biāo)準(zhǔn)CMOS工藝。因此，本文主要的研究目標(biāo)就是基于標(biāo)準(zhǔn)的SMIC0.13μm MS/RF1P8M CMOS工藝，設(shè)計(jì)出滿足10G-EPON協(xié)議指標(biāo)的高速CDR電路。針對這一研究目標(biāo)，本文的主要貢獻(xiàn)有：
　　(1)在R. C. Walker模型的基礎(chǔ)上，本文補(bǔ)充給出了抖動(dòng)容限與隨機(jī)性抖動(dòng)RJ之間的數(shù)學(xué)表達(dá)式以及環(huán)路的穩(wěn)定因子?必須滿足的下限值，也即給出了環(huán)路濾波電容的最小值，為CDR

3、電路的單片集成化提供了理論指導(dǎo)。
　　(2)結(jié)合上述的理論模型，本文提出了一種標(biāo)準(zhǔn)化的設(shè)計(jì)流程，并將10G-EPON物理層中的關(guān)鍵指標(biāo)逐步映射到CDR環(huán)路的電路級(jí)參數(shù)上，為指導(dǎo)高速CDR電路的初步設(shè)計(jì)提供了很好的參考流程。
　　(3)本文選擇了基于半速率非線性PLL結(jié)構(gòu)的CDR電路，主要包括：改進(jìn)型半速率Alexander鑒相器、高速電荷泵、環(huán)路濾波器以及基于Cross-Coupled LC振蕩器的QVCO等。其中，本文提出

4、的改進(jìn)型半速率Alexander鑒相器已經(jīng)申請了發(fā)明專利（已受理）。
　　最后經(jīng)過仿真得到，本次設(shè)計(jì)的CDR電路在4MHz處的抖動(dòng)容限?0.28UI、自身抖動(dòng)?0.094UI、時(shí)鐘偏移?0.254UI，并且其抖動(dòng)傳輸曲線始終位于10G-EPON協(xié)議所規(guī)定的抖動(dòng)傳輸曲線之下。同時(shí)本文還對其中的關(guān)鍵單元電路QVCO進(jìn)行了流片與測試，測得該QVCO的頻率調(diào)節(jié)范圍為4.71GHz~5.48GHz（約為15.1％），其增益約為1.1GHz/