“綁定中測試”影響下的3D芯片掃描鏈優(yōu)化設計.pdf

1、隨著工藝技術(shù)水平的不斷提升，單個芯片上集成的器件單元數(shù)量急劇增加，芯片面積不斷增大。單元間連線的增長既影響工作速度又占用大量面積，嚴重影響集成電路集成度和速度的進一步提高。于是，三維(Three Dimensional，3D)集成技術(shù)應運而生。三維集成電路通過硅通孔實現(xiàn)垂直方向上的互連，能夠有效地減少芯片面積、提高封裝密度、改善芯片的工作速度、降低芯片功耗和延時。但隨著芯片復雜度的增加，制造成本、測試問題、故障概率、熱量引起的可靠性等一

2、系列問題變得異常突出。在這眾多問題中，如何縮短3D芯片的測試時間以降低成本，重要性日益凸顯，已經(jīng)成為了研究的熱點。本文主要的目的是通過對3D芯片掃描鏈的優(yōu)化設計來降低測試時間。主要貢獻和創(chuàng)新點如下:
　　1.對故障覆蓋率影響下的單次“綁定中測試”并行測試技術(shù)進行研究。為減少3D芯片“綁定中測試”的測試時間，降低測試成本，本文以裸片疊裸片(Die-to-Die)的堆疊方式為例，以“綁定中測試”階段的3D半成品芯片為被測對象。在TAM

3、寬度的限制下，考慮各個芯核故障覆蓋率的不同要求，研究故障覆蓋率對多掃描鏈均衡設計的影響，進而提出了基于貪心策略的“綁定中測試”并行測試區(qū)間優(yōu)化算法，綜合考慮故障覆蓋率和掃描鏈長度這兩個因素，縮短單次“綁定中測試”的測試時間，降低測試成本。在ITC'02SoC基準電路上的實驗結(jié)果表明，本章方法比只單純考慮均衡掃描鏈長度的方法最高降低了29.76％的測試時間。
　　2.提出了基于芯核分層布圖的3D芯片掃描鏈協(xié)同優(yōu)化設計。利用基于芯核分