13GHz VCO及鎖相環(huán)設(shè)計(jì).pdf

1、無(wú)線收發(fā)系統(tǒng)的主要模塊包括收發(fā)鏈路以及頻率綜合器(frequency synthesizer，F(xiàn)S)，尤其是頻率綜合器（頻綜）是影響無(wú)線收發(fā)系統(tǒng)的信號(hào)質(zhì)量的重要因素，為其提供本地振蕩信號(hào)。壓控振蕩器(voltage controlled oscillator，VCO)和預(yù)二分頻器在基于鎖相環(huán)的頻綜中工作頻率最高，性能的好壞是頻綜能夠穩(wěn)定工作的關(guān)鍵和前提。
　　本文首先詳述了頻綜在通信系統(tǒng)的功能以及指標(biāo)，在介紹鎖相環(huán)(phase-l

2、ocked loop，PLL)式頻綜的工作原理、噪聲模型以及線性化模型的基礎(chǔ)上，確定了頻綜結(jié)構(gòu)，并根據(jù)最大相位裕量法以及綜合考慮噪聲雜散等指標(biāo)，進(jìn)行環(huán)路參數(shù)設(shè)計(jì)。然后，詳述了VCO的種類和性能指標(biāo)，確定了電感電容壓控振蕩器(LC voltage controlled oscillator，LC-VCO)的結(jié)構(gòu)和各模塊電路級(jí)參數(shù)，并且詳述了預(yù)二分頻器的類型并確定了結(jié)構(gòu)，進(jìn)行理論性分析和設(shè)計(jì)參數(shù)，給出了仿真以及測(cè)試結(jié)果。最后，對(duì)頻綜其他電路

3、（鑒頻鑒相器/電荷泵、分頻器）行為級(jí)建模，并對(duì)附加電路（自動(dòng)增益控制、串行外設(shè)接口、時(shí)序控制模塊）編寫Verilog代碼并對(duì)整個(gè)PLL數(shù)模混合仿真，給出了仿真結(jié)果。
　　本文采用的是TSMC0.13μm CMOS工藝，設(shè)計(jì)了一個(gè)全N型金屬-氧化物-半導(dǎo)體(N metal oxidesemiconductor，NMOS)的LC-VCO以及基于電流模式邏輯(current mode logic，CML)鎖存器的預(yù)二分頻器，對(duì)其設(shè)計(jì)并且

4、流片測(cè)試。同時(shí)，本文完成了整數(shù)PLL的數(shù)?；旌戏抡妗Ｔ谄瑴y(cè)試結(jié)果表明，1.2V電源電壓下，LC-VCO的輸出頻率為12.4-15.2GHz，在15.2GHz頻率下相位噪聲為-119.74dBc/Hz@1MHz，輸出功率為0.66dBm，核心電路功耗為11.88mA，核心面積為0.56×0.84 mm2;預(yù)二分頻器的自激頻率為17GHz，頻率范圍為11～21GHz，電流5.12mA，核心面積約30×25um2;數(shù)?；旌想娐分?，串行外設(shè)接口