一種CMOS高速采樣保持電路的設計.pdf

1、在現(xiàn)代電子系統(tǒng)中,隨著高速數(shù)字信號處理應用環(huán)境的不斷增加,模數(shù)轉(zhuǎn)換器(ADC)作為連接模擬世界與信號處理系統(tǒng)的橋梁,也必須向高速方向發(fā)展,以滿足其在無線通信、數(shù)據(jù)采集和雷達等方面的應用。采樣保持電路(THC)作為高速ADC的核心模塊之一,位于ADC的前端,主要作用為將外界連續(xù)變化的模擬信號轉(zhuǎn)化為離散信號并保持足夠的時間以供后級電路進行量化編碼,其精度和采樣速率決定了整個ADC所能達到的最高精度和最快轉(zhuǎn)換速率。因此,設計高性能的采樣保持電

2、路對于ADC來說至關重要。
　　本論文圍繞設計一款基于0.18μmCMOS工藝,采樣率1.6GSPS,滿足10位ADC精度要求的采樣保持電路為目標,分析研究了采樣保持電路設計指標與各模塊電路具體參數(shù)之間的約束關系;分析了非線性對電路性能的影響,并引入源極負反饋、柵壓自舉開關、虛擬開關和數(shù)字失調(diào)校正電路來提高電路的線性度以滿足高精度的要求;采用開環(huán)差分雙通道時間交織采樣結(jié)構以達到1.6GSPS的采樣率,并研究了失配對時間交織結(jié)構AD

3、C的影響,采用了輸入緩沖器共享和主控時鐘等措施來減小兩通道間的失配;采用了一種新型的f-3dB為5GHz,總諧波失真小于-88dB的源跟隨器作為輸入緩沖器;提出了一款單位增益、高帶寬和高線性度的全差分運算放大器,并設計了反饋環(huán)路來穩(wěn)定全差分運放的輸出共模電平;設計了電荷泵實現(xiàn)復位和供電功能。電路器件主要采用深n阱NMOS管,以保證系統(tǒng)的精度和隔離襯底上的噪聲。
　　在Cadence環(huán)境下,基于0.18μm CMOS工藝庫,電源電壓