一種基于CMOS工藝的提高速采樣-保持電路的設(shè)計.pdf

1、A/D轉(zhuǎn)換器是模擬世界與數(shù)字處理系統(tǒng)之間的接口。隨著微電子技術(shù)的飛速發(fā)展，ADC對高速和高精度兩方面的性能要求越來越高，這使模擬IC的設(shè)計者將要面對更多的設(shè)計難題，對模擬IC設(shè)計提出了更高的要求，業(yè)界對于超高速ADC的研究也越來越重視。
　　 采樣/保持電路是處于A/D轉(zhuǎn)換器最前端的核心器件，因此，采樣保持電路的性能直接將影響到ADC的整體性能，業(yè)界對它的研究也一直倍加重視。
　　 本文首先簡單的介紹了采樣保持電路設(shè)計的

2、相關(guān)課題背景和國內(nèi)外的研究現(xiàn)狀，引出本文的設(shè)計目標(biāo)；其次介紹了ADC的相關(guān)原理和性能參數(shù)要求，并比較了幾種常用高速ADC的結(jié)構(gòu)；接著分析了MOS開關(guān)，噪聲等非理想因素對采樣保持電路的影響，在參考國內(nèi)外現(xiàn)有設(shè)計的基礎(chǔ)上，結(jié)合實際情況，根據(jù)等效模型推導(dǎo)出開關(guān)電容系統(tǒng)傳輸函數(shù)，噪聲傳輸函數(shù)，并用MATLAB對電路模型進(jìn)行了仿真。分析了開關(guān)對SH的影響，并提出解決方案。在系統(tǒng)的關(guān)鍵信號通路應(yīng)用電壓自舉模擬開關(guān)代替?zhèn)鹘y(tǒng)CMOS開關(guān)，降低SH的非線

3、性。
　　 在上面的分析和研究的基礎(chǔ)上，本設(shè)計基于0.18μmCMOS工藝，使用CadenceSpectre開發(fā)環(huán)境進(jìn)行仿真，設(shè)計了一個8bits1.5GSPS采樣保持電路。在1.5GSPS的采樣頻率下，采用相干采樣，輸入為1VPP該采樣/保持電路的SFDR達(dá)到55.63dB，THD為-53.93dB，對應(yīng)于8bits的分辨率。采用的電源電壓為1.8V，仿真結(jié)果表明該電路達(dá)到了預(yù)期設(shè)定的指標(biāo)，可用于8bits1.5GSPS的超高