基于FPGA的可重構(gòu)微體系結(jié)構(gòu)開(kāi)發(fā)驗(yàn)證平臺(tái).pdf

1、隨著計(jì)算機(jī)硬件技術(shù)的不斷發(fā)展，處理器的微體系結(jié)構(gòu)設(shè)計(jì)作用日趨重要，微體系結(jié)構(gòu)驗(yàn)證平臺(tái)為研究和設(shè)計(jì)微體系結(jié)構(gòu)提供了支撐環(huán)境。目前，現(xiàn)有的微體系結(jié)構(gòu)開(kāi)發(fā)驗(yàn)證平臺(tái)大都存在成本高、不可重構(gòu)或者只能通過(guò)軟件環(huán)境進(jìn)行驗(yàn)證等問(wèn)題。
　　首先，本文介紹了微體系結(jié)構(gòu)開(kāi)發(fā)驗(yàn)證平臺(tái)的發(fā)展現(xiàn)狀，指出了現(xiàn)有平臺(tái)存在的問(wèn)題；進(jìn)而介紹了軟核處理器的發(fā)展現(xiàn)狀以及分類(lèi)情況，并選取了一種開(kāi)源軟核處理器OpenRISC作為平臺(tái)的驗(yàn)證對(duì)象。同時(shí)對(duì)OpenRISC處理器的

2、體系結(jié)構(gòu)進(jìn)行了分析，重點(diǎn)討論剖析了流水線(xiàn)和高速緩存技術(shù)。
　　然后，構(gòu)建了一種針對(duì)處理器微體系結(jié)構(gòu)的功能及關(guān)鍵技術(shù)進(jìn)行驗(yàn)證的硬件平臺(tái)，該平臺(tái)擁有完整的軟硬件系統(tǒng)，其中，硬件部分分為核心板和底板，核心板部分以FPGA芯片為核心，在FPGA芯片上實(shí)現(xiàn)待測(cè)試處理器以及監(jiān)控單元，底板部分則用來(lái)實(shí)現(xiàn)核心板與上位機(jī)之間的通信以及硬件平臺(tái)上的可視化顯示、系統(tǒng)工作所必需的電源等功能;同時(shí)在Microsoft Visual C++環(huán)境下設(shè)計(jì)了運(yùn)行于

3、上位機(jī)的與該平臺(tái)相適應(yīng)的微體系結(jié)構(gòu)性能分析軟件，該軟件的具體功能是在上位機(jī)以可視化的形式顯示待測(cè)試處理器的指令流水工作過(guò)程并且對(duì)高速緩存的命中率等性能指標(biāo)進(jìn)行監(jiān)控計(jì)算，將結(jié)果顯示在終端界面上。
　　接下去，本文詳細(xì)闡述了驗(yàn)證平臺(tái)中的FPGA芯片上的監(jiān)控模塊的設(shè)計(jì)。在研究剖析了開(kāi)源軟核處理器OpenRISC的Verilog源代碼的基礎(chǔ)上，在ModelSim仿真軟件上對(duì)待監(jiān)測(cè)信號(hào)進(jìn)行了仿真分析并使用Verilog硬件描述語(yǔ)言設(shè)計(jì)了兩種