基于余數(shù)系統(tǒng)的數(shù)字頻率合成技術(shù)研究及實現(xiàn).pdf

1、直接數(shù)字頻率合成器（Direct Digital Synthesizer，DDS）被廣泛地應(yīng)用于現(xiàn)代電子系統(tǒng)中，是電子通信系統(tǒng)數(shù)字化設(shè)計的關(guān)鍵部件。直接數(shù)字頻率合成器被喻為眾多電子系統(tǒng)的“心臟”，其重要性不言而喻。傳統(tǒng)的數(shù)字頻率合成器為了較好的輸出波形性能需要較大的硬件規(guī)模，通常實現(xiàn)中僅取相位累加器輸出的高位作為查找表的尋址信號，這導(dǎo)致了DDS的相位截短誤差。針對此問題，本文分別研究了基于余數(shù)系統(tǒng)（Residue Number Syst

2、em，RNS）以及余數(shù)與代數(shù)整數(shù)量化（Algebraic Integer Quantization，AIQ）相結(jié)合的直接數(shù)字頻率合成方法及實現(xiàn)結(jié)構(gòu)，目的在于保證波形輸出性能同時減少硬件資源，或在相同硬件資源消耗下提高輸出波形的性能。
　　本文首先利用余數(shù)系統(tǒng)各通道之間獨立并行計算特性，將用于查找表尋址的相位信息進(jìn)行余數(shù)化，使得傳統(tǒng)DDS的查找表深度由N壓縮至Σini（N=Πini），大幅度減小查找表深度的同時提升系統(tǒng)運行速度，其代

3、價是需要對查找表的輸出進(jìn)行乘加運算才能得到最終輸出。為了提高乘加運算的性能，本文進(jìn)一步將查找表的存儲樣點進(jìn)行第二次余數(shù)化處理，以降低運算復(fù)雜度和提高運算精度。這種將相位或樣點值進(jìn)行余數(shù)化處理來壓縮DDS存儲空間的方法需要額外的乘加運算，但在高輸出波形性能情況下具有較好的面積、時延性能。
　　另一方面，為了進(jìn)一步降低后續(xù)定點乘加運算中截位所帶來的輸出波形信噪比損失并提高DDS存儲樣點的精度，本文還進(jìn)行了基于代數(shù)整數(shù)（Algebrai

4、c Integer，AI）表示的DDS設(shè)計方法研究。代數(shù)整數(shù)量化可以利用較小的整數(shù)向量來近似或完全等價地表示實數(shù)，其主要特點是在乘加運算中無精度損失。雖然代數(shù)整數(shù)的加法運算各通道是獨立和并行的，但乘法運算卻較復(fù)雜。為了改進(jìn)代數(shù)整數(shù)量化乘法的問題，本文將代數(shù)整數(shù)和余數(shù)系統(tǒng)結(jié)合起來，以保持高精度運算的同時加法和乘法運算各通道間相互獨立、并行。結(jié)合本文所提出的基于RNS的DDS結(jié)構(gòu)，存儲在查找表的樣點值用代數(shù)整數(shù)表示可減少由后續(xù)乘加運算帶來的

5、額外開銷。
　　針對以上問題的研究，本文進(jìn)行了基于余數(shù)系統(tǒng)、余數(shù)系統(tǒng)和代數(shù)整數(shù)相結(jié)合的直接數(shù)字頻率合成器的算法和結(jié)構(gòu)設(shè)計、硬件實現(xiàn)及性能分析。理論及仿真分析和基于 ASIC的實現(xiàn)結(jié)果表明在一定條件下本文提出的直接數(shù)字頻率合成器在保證相同輸出波形性能的同時，能大幅度壓縮存儲空間并提升系統(tǒng)運行速度。例如，在歸一頻率分辨率為3212、輸出位寬為16bit、輸出無雜散散動態(tài)范圍（Spurious Free Dynamic Range，SF