基于FPGA的低雜散直接數(shù)字頻率合成技術(shù)研究.pdf

1、合成頻率源技術(shù)是上世紀70年代發(fā)展起來、技術(shù)難度極大的先進電路技術(shù)，使用靈活、性能優(yōu)越、控制方便。伴隨著3G、4G通信以及新體制雷達技術(shù)的發(fā)展，頻率轉(zhuǎn)換時間短、頻率分辨率高、相位變化連續(xù)的 DDS（直接數(shù)字式頻綜）芯片正日益成為決定系統(tǒng)性能的關(guān)鍵因素，目前已廣泛應(yīng)用于導彈制導、電子信息對抗、通信、相控陣雷達及SAR中。
　　本論文主要是以直接數(shù)字頻率合成器(DDS)及數(shù)字下變頻系統(tǒng)為研究對象，同時根據(jù)現(xiàn)代芯片測試中遇到的問題和挑戰(zhàn)

2、，對可測性設(shè)計算法進行深入的研究和設(shè)計仿真。根據(jù)直接數(shù)字頻率合成器(DDS)需要滿足可測性(DFT：Design For Testability)的具體要求將兩種測試算法內(nèi)嵌在設(shè)計的DDS中。主要內(nèi)容為：
　　1．深入研究和分析高性能直接數(shù)字頻率合成技術(shù)，為了便于研究和設(shè)計DDS，本文基于maltlab開發(fā)了一款GUI仿真器。該仿真器可以仿真相位截斷、幅度量化、相位抖動技術(shù)對DDS信號的影響。它利用matlab強大的繪圖功能，可以

3、直觀的顯示頻譜及時序圖，最后對該仿真器進行了演示驗證。
　　2．根據(jù)該 DDS芯片的具體要求，提出新的設(shè)計方法。在此種方法中，累加器采用的是流水線的方式進行設(shè)計實現(xiàn)，同時對ROM查找表進行增大壓縮比—用角度分解法來壓縮ROM的大小，從而提高了電路頻率及數(shù)據(jù)吞吐量，降低了ROM功耗，最后基于該DDS設(shè)計了一個數(shù)字下變頻系統(tǒng)，比較可得具有明顯的優(yōu)越性。
　　3．深入研究嵌入式SRAM的內(nèi)建自測試方法，針對本DDS的特點，采用擴展