高速串行總線的控制與應(yīng)用.pdf

1、隨著科技的發(fā)展，雷達(dá)技術(shù)的應(yīng)用越來越廣，技術(shù)指標(biāo)也相應(yīng)地提高，這就對信號處理的硬件平臺提出了新的挑戰(zhàn)，傳統(tǒng)的雷達(dá)信號處理機(jī)都是采用VME標(biāo)準(zhǔn)或CPCI標(biāo)準(zhǔn)，其板卡之間以并行總線的方式進(jìn)行數(shù)據(jù)傳輸，但并行總線的數(shù)據(jù)傳輸速率的瓶頸問題大大限制了其應(yīng)用。而近幾年才發(fā)展起來的VPX標(biāo)準(zhǔn)由于引入了高速串行總線，使板卡之間數(shù)據(jù)傳輸速度得到很大提升，突破了并行總線傳輸瓶頸的問題，因此基于VPX標(biāo)準(zhǔn)的信號處理平臺得到越來越多的使用。
　　本論文所

2、研究的內(nèi)容是基于VPX架構(gòu)的信號處理平臺上高速串行總線的控制與應(yīng)用的問題，該平臺中包含F(xiàn)PGA、DSP和PowerPC三種處理器，并含有Serial RapidIO、RocketIO和PCIe三種高速串行總線，其中Serial RapidIO總線以交換互連的方式連接硬件平臺中的各個處理器，RocketIO用于FPGA之間的互連，PCIe用于PowerPC之間的互連，論文中對前兩種高速串行總線的協(xié)議分析、控制和應(yīng)用方面做了詳細(xì)說明。

3、>　　在PowerPC上運(yùn)行VxWorks操作系統(tǒng)，通過BSP移植搭建了一個適合于本硬件平臺的操作系統(tǒng)，并通過操作系統(tǒng)實現(xiàn)對Serial RapidIO交換芯片的控制，完成系統(tǒng)枚舉功能，建立路由表，并為系統(tǒng)中各個端點分配 ID。在 FPGA方面，測試 Xilinx公司提供的Aurora IP核的控制與傳輸性能，針對Serial RapidIO IP核，修改其復(fù)雜的用戶接口，建立了一套適合本系統(tǒng)中所有FPGA都適用的簡化的用戶接口，并驗證

4、了修改后的用戶接口的正確性，測試了SRIO的傳輸性能。
　　針對具體的雷達(dá)參數(shù)和要求，本論文給出了一套以FPGA為架構(gòu)的信號預(yù)處理模塊中數(shù)據(jù)傳輸?shù)木唧w方案，分析了高速串行總線在不同情況下的具體應(yīng)用，使節(jié)點之間以12.5Gb/s的速率進(jìn)行數(shù)據(jù)傳輸，在此基礎(chǔ)上正確實現(xiàn)了信號預(yù)處理功能，在FPGA中得到了正確的脈壓結(jié)果和非相參積累的結(jié)果。在工程實現(xiàn)中，優(yōu)化是必不可少的環(huán)節(jié)，論文中討論了FPGA在實際應(yīng)用中的幾種優(yōu)化措施，并在這幾種優(yōu)化方