復(fù)雜數(shù)字邏輯系統(tǒng)的可重構(gòu)組件式建模與驗(yàn)證.pdf

1、數(shù)字邏輯系統(tǒng)是現(xiàn)代嵌入式系統(tǒng)中的重要組成部分,隨著應(yīng)用需求的不斷增長(zhǎng),其復(fù)雜程度愈來愈高。在復(fù)雜數(shù)字邏輯系統(tǒng)設(shè)計(jì)過程中,高效的建模和驗(yàn)證有利于分工設(shè)計(jì)與專業(yè)化生產(chǎn),確保系統(tǒng)設(shè)計(jì)的成功率,縮短設(shè)計(jì)周期,節(jié)省設(shè)計(jì)和生產(chǎn)成本。本文研究復(fù)雜數(shù)字邏輯系統(tǒng)可重構(gòu)組件式建模與驗(yàn)證方法,并應(yīng)用于一種數(shù)字家電微控制器設(shè)計(jì)。
　　主要工作和創(chuàng)新點(diǎn)如下:
　　1.提出了復(fù)雜數(shù)字邏輯系統(tǒng)的可重構(gòu)組件式建模和 XML描述方法。采用邏輯映射表和有限狀態(tài)

2、機(jī)分別建立組合邏輯和時(shí)序邏輯兩類原子組件模型,利用結(jié)構(gòu)化建模方法建立復(fù)合邏輯組件模型,并定義了相應(yīng)的XML表格化描述規(guī)范,為復(fù)雜數(shù)字邏輯系統(tǒng)提供一種規(guī)范的高抽象層次建模方法。
　　2.設(shè)計(jì)了一種層次化組件式復(fù)雜數(shù)字邏輯系統(tǒng)驗(yàn)證過程。利用有效性驗(yàn)證、原型功能仿真驗(yàn)證、HDL驗(yàn)證和 FPGA在線驗(yàn)證方法對(duì)系統(tǒng)模型進(jìn)行逐層驗(yàn)證,跟蹤設(shè)計(jì)全過程,驗(yàn)證模型的有效性,以確保模型能夠真實(shí)地反映設(shè)計(jì)者的建模意圖,并盡早檢測(cè)出一些會(huì)導(dǎo)致建模失敗的設(shè)

3、計(jì)錯(cuò)誤,為復(fù)雜數(shù)字邏輯系統(tǒng)提供一種效率更高的驗(yàn)證途徑。
　　3.搭建了一個(gè)復(fù)雜數(shù)字邏輯系統(tǒng)的組件式建模與驗(yàn)證平臺(tái)XModel。該平臺(tái)提供數(shù)字邏輯組件模型文件的編輯功能,實(shí)現(xiàn)對(duì)數(shù)字邏輯組件的有效性驗(yàn)證和原型功能仿真,并自動(dòng)將XML描述綜合成為Verilog HDL描述,以便EDA工具進(jìn)一步進(jìn)行功能和時(shí)序仿真,進(jìn)而對(duì)其進(jìn)行FPGA在線驗(yàn)證。
　　為檢驗(yàn)上述方法,設(shè)計(jì)了一個(gè)數(shù)字家電微控制器,采用組件式建模方法對(duì)其進(jìn)行建模,用XML