基于MIPS精簡(jiǎn)指令集流水線CPU的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信息化的迅猛發(fā)展，嵌入式微處理器被廣泛用于各類電子產(chǎn)品中，使人們的生產(chǎn)和生活方式發(fā)生了深刻的變化。微處理器設(shè)計(jì)技術(shù)也因此變得越發(fā)重要，并對(duì)計(jì)算機(jī)產(chǎn)業(yè)和應(yīng)用都產(chǎn)生了巨大的影響。MIPS體系結(jié)構(gòu)作為精簡(jiǎn)指令集微處理器的典型代表，無論是在嵌入式應(yīng)用亦或是高端計(jì)算機(jī)領(lǐng)域，均具有相當(dāng)高的占有率，因此具有一定的研究?jī)r(jià)值。
　　本文在分析了MIPS體系結(jié)構(gòu)和流水線設(shè)計(jì)的基礎(chǔ)上，設(shè)計(jì)出一個(gè)具有五級(jí)流水線結(jié)構(gòu)的32位微處理器。主要工作如下:

2、r>　　1.在MIPS指令集基礎(chǔ)上選取了典型的整數(shù)和浮點(diǎn)數(shù)指令用于指令集系統(tǒng)的設(shè)計(jì)，并完成了相應(yīng)編碼。
　　2.通過對(duì)整數(shù)指令的分析，設(shè)計(jì)了微處理器的五級(jí)流水線整數(shù)單元，整數(shù)單元將流水線結(jié)構(gòu)分為取指、譯碼、執(zhí)行、存儲(chǔ)和回寫五部分。本文詳細(xì)分析了流水線設(shè)計(jì)中可能出現(xiàn)的結(jié)構(gòu)沖突、數(shù)據(jù)沖突和控制沖突并提出了相應(yīng)的解決方案，從而設(shè)計(jì)出微處理器的整體結(jié)構(gòu)。
　　3.在微處理器整數(shù)單元的基礎(chǔ)上，進(jìn)一步設(shè)計(jì)了六級(jí)流水線浮點(diǎn)運(yùn)算單元，統(tǒng)一了

3、流水線結(jié)構(gòu)模型，分析了調(diào)整后的流水線結(jié)構(gòu)可能產(chǎn)生的流水線沖突并給出了解決方案。
　　4.在上述流水線微處理器結(jié)構(gòu)之上,設(shè)計(jì)了中斷和異常處理模塊，采用了精確中斷機(jī)制確定中斷和異常的發(fā)生位置，并進(jìn)行相應(yīng)的處理。同時(shí)還設(shè)計(jì)了Cache和TLB模塊用于提高CPU訪存的效率。
　　本次設(shè)計(jì)中全部使用Verilog HDL對(duì)各模塊進(jìn)行了硬件結(jié)構(gòu)描述，采用了Altera QuartusⅡ進(jìn)行仿真與驗(yàn)證。并在相應(yīng)章節(jié)中給出了各模塊仿真的波形