基于FPGA的32位五級流水線CPU的研究與設(shè)計.pdf

1、　　目前,國內(nèi)大部分高校的計算機(jī)組成實驗平臺是純硬件化的,內(nèi)部結(jié)構(gòu)固定,靈活性差,不利于學(xué)生自主創(chuàng)新,大大降低了教學(xué)質(zhì)量。FPGA技術(shù)提供了一個靈活的設(shè)計平臺,本論文采用FPGA技術(shù),設(shè)計了32位五級流水線CPU,可應(yīng)用于計算機(jī)組成實驗課程,有助于提高教學(xué)質(zhì)量。
　　論文根據(jù)實際需要,結(jié)合理論研究,提出了基于 FPGA 的五級流水線 CPU 的總體結(jié)構(gòu)模型,利用DE2開發(fā)平臺完成了32位五級流水線CPU的設(shè)計過程,實現(xiàn)了取指IF

2、、指令譯碼ID、指令執(zhí)行EXE、存儲MEM和結(jié)果寫回WB五個周期的功能設(shè)計,并專門設(shè)計了流水線演示系統(tǒng),通過對系統(tǒng)演示效果的分析,驗證了CPU設(shè)計的合理性。
　　論文采用 Verilog HDL 語言,完成了流水線 CPU 五個周期的設(shè)計。取指周期設(shè)計了PC寄存器和指令存儲器,實現(xiàn)了取指令功能；譯碼周期設(shè)計了控制器CU、寄存器堆等部件,完成了20條指令的譯碼功能；指令執(zhí)行周期主要對運算器ALU的設(shè)計,實現(xiàn)了對數(shù)據(jù)的運算操作；存儲

3、周期完成了數(shù)據(jù)存儲器的設(shè)計,用于存儲周期的讀寫操作；結(jié)果寫回周期,通過設(shè)計多路器,實現(xiàn)將正確的結(jié)果寫回到目的寄存器中。流水線的設(shè)計,必然帶來相關(guān)問題,含有數(shù)據(jù)相關(guān)、控制相關(guān)和結(jié)構(gòu)相關(guān)。論文重點對前兩種相關(guān)進(jìn)行了研究與處理,設(shè)計了內(nèi)部前推方法和暫停流水方法相結(jié)合的策略,解決了流水線數(shù)據(jù)相關(guān)問題,采用延遲轉(zhuǎn)移法,解決了流水線控制相關(guān)問題。論文設(shè)計了流水線演示系統(tǒng),實現(xiàn)了流水線演示及效果分析的功能。
　　最后,編寫了測試程序,在 FP