mips流水線cpu的verilog實現(xiàn)

1、1一、實驗目的1.了解提高CPU性能的方法。2.掌握流水線MIPS微處理器的工作原理。3.理解數(shù)據(jù)冒險、控制冒險的概念以及流水線沖突的解決方法。4.掌握流水線MIPS微處理器的測試方法。二、實驗任務設計一個32位流水線MIPS微處理器，具體要求如下：1.至少運行下列MIPS32指令。（1）算術運算指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。（2）邏輯運算指令：、、N、X、I、I、XI、SLT、SLTU、SLTI、SL

2、TIU。（3）移位指令：SLL、SLLV、SRL、SRLV、SRA。（4）條件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。（5）無條件跳轉指令：J、JR。（6）數(shù)據(jù)傳送指令：LW、SW。（7）空指令：NOP。2.采用5級流水線技術，對數(shù)據(jù)冒險實現(xiàn)轉發(fā)或阻塞功能。3.在XUPVirtexⅡPro開發(fā)系統(tǒng)中實現(xiàn)MIPS微處理器，要求CPU的運行速度大于25MHz。三、實驗原理1.總體設計流水線是數(shù)字系統(tǒng)中一種提高系統(tǒng)穩(wěn)

3、定性和工作速度的方法，廣泛應用于高檔CPU的架構中。根據(jù)MIPS處理器的特點，將整體的處理過程分為取指令（IF）、指令譯碼（ID）、執(zhí)行（EX）、存儲器訪問（MEM）和寄存器會寫（WB）五級，對應多周期的五個處理階段。如圖3.1所示，一個指令的執(zhí)行需要5個時鐘周期，每個時鐘周期的上升沿來臨時，此指令所代表的一系列數(shù)據(jù)和控制信息將轉移到下一級處理。圖3.1流水線流水作業(yè)示意圖流水線流水作業(yè)示意圖由于在流水線中，數(shù)據(jù)和控制信息將在時鐘周期的

4、上升沿轉移到下一級，所以規(guī)定流水線轉移變量命名遵守如下格式：名稱_流水線級名稱例如：在ID級指令譯碼電路（Decode）產生的寄存器寫允許信號RegWrite在ID級、3可見，后4條指令都依賴于第一條指令得到寄存器$2的結果，但sub指令要在第五周期才寫回寄存器$2，但在第三、四、五個時鐘周期$2分別要被、和add三個指令用到，所以這三個指令得到的是錯誤的未更新的數(shù)據(jù)，會引起錯誤的結果；而第六個時鐘周期$2要被sw指令用到，此時得到的才

5、是正確的已更新的數(shù)據(jù)。這種數(shù)據(jù)之間的互相關聯(lián)引起的冒險就是數(shù)據(jù)相關?？梢钥闯?，當一條依賴關系的方向與時間軸的方向相反時，就會產生數(shù)據(jù)冒險。（1）一階數(shù)據(jù)相關與轉發(fā)（EX冒險）首先討論指令sub與之間的相關問題。sub指令在第五周期寫回寄存器$2，而指令在第四周期就對sub指令的結果$2提出申請，顯然將得到錯誤的未更新的數(shù)據(jù)。像這類第I條指令的源操作寄存器與第I1條指令（即上一條指令）的目標寄存器相重，導致的數(shù)據(jù)相關稱為一階數(shù)據(jù)相關。見圖